电压电平移位自时控写入协助的制作方法

所揭示方面是针对自时控写入驱动器，其经配置用于可写入性及其内部设置及维持时间要求的消除。更具体来说，示范性方面是针对用于为包含电压岛的存储器阵列提供写入协助的电压电平移位自时控三态写入位线驱动器及相关电路。

背景技术：

计算机处理系统使用基于例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、磁阻式随机存取存取(MRAM)等技术的数种种类存储器结构。这些存储器结构通常经设计为包括存储单元或位单元的存储器阵列。写入待存入在存储器阵列的位单元中的数据可需要专门写入电路以满足存储器阵列的个别需求。

在一个实例中，针对包括位单元阵列的SRAM阵列，可使用真实与互补写入位线来对位单元进行写入。可使用本地写入驱动器电路来有效地驱动写入位线以便在写入操作期间对位单元进行写入。然而，由于减少功率消耗在许多处理系统中为重要考虑因素，因此写入驱动器也可经配置以在未执行写入操作时使写入位线浮动以便减少泄漏功率。

常规写入驱动器电路可使用由使能时钟门控的三态驱动器以便实现驱动或浮动写入位线的真实与互补版本的上述功能。然而，此些常规写入驱动器可易于发生数个问题。控制由三态驱动器驱动的写入位线的设置及维持时间往往可能是困难的。这是因为在三态驱动器的操作期间可能出现争用情况。后端自定时争用情况涉及在真实与互补写入位线上驱动的数据维持超出用于写入操作的写入时钟的下降边缘的要求。此后端自定时争用情况可能在边缘触发设计以及透明锁存器设计的状况下发生。在边缘触发接口设计的状况下，在系统时钟的低相位期间数据输入归零的情况下，这些数据输入需要维持越过写入时钟的下降边缘。如果数据输入并未维持越过写入时钟的下降边缘，那么临界内部争用容限可违规且可将不正确值写入到位单元。此外，数据输入需要满足与写入时钟有关的设置容限以便防止写入位线上的假信号(glitch)。未能满足设置容限可导致由静态写入位线的不必要切换所致的错误及动态功率的损失。

此外，常规三态驱动器将堆叠晶体管(例如，n沟道金属氧化物半导体(NMOS)及p通道金属氧化物半导体(PMOS)栅极)用于其驱动并浮动位线的操作。这些堆叠结构以低电源电压影响可写入性且需要针对所要驱动强度需要较大大小，因此带来面积及动态功率方面的成本。

常规写入驱动器电路的另一问题与电压定标有关。写入驱动器可需要将信号从一个电压域转换到另一电压域。例如，存储器阵列可属于第一电压域，其可为用以减少存储器阵列的功率消耗的低电压域。真实与互补写入位线可载运从第二电压域供应的数据，所述第二电压域可为较高电压域以便满足关于位单元的可写入性的要求。举例来说，能够写入SRAM位单元所需要的最小电压可为高，此将需要在写入位线上驱动较高电压。

利用写入位线中的单个电平移位器来使真实与互补写入位线从第二电压域移位到第一电压域可能有问题。当未执行有效写入时，即，在真实与互补写入位线在低相位中或当两者载运零二进制值时，单个电平移位器可将写入驱动器电路驱动到未知状态，可能难以从所述未知状态恢复。

包含单个电平移位器的常规写入位线驱动器可接受非RTZ数据输入信号。接着将电平移位器输出的输出与写入位线驱动器处的电平移位写入时钟合并。针对此些常规沈积，电平移位器必须提供上升数据输入及下降数据输入的平衡延迟，此提出显著设计挑战。

因此，需要避免与关于(例如)存储器阵列写入位线驱动器的电平移位器的常规实施方案有关的上述缺陷。

技术实现要素：

示范性方面包含与电压电平移位自时控三态写入位线驱动器相关的系统及方法。

例如，示范性方面是针对一种设备，其包括第一及第二全电压电平移位器经配置以接收第一电压域中的自时控真实与互补数据输入信号且基于所述第一电压域中的自时控真实与互补数据输入信号而产生第二电压域中的电压电平移位自时控中间真实与互补信号。第一及第二互补金属氧化物半导体(CMOS)电路经配置以基于所述电压电平移位自时控中间真实与互补信号而产生第二电压域中的电压电平移位自时控三态真实与互补输出信号。

另一示范性方面是针对一种操作电路的方法，所述方法包括：将自时控真实与互补数据输入信号输入到第一电压域中的所述电路，使用第一及第二全电压电平移位器来从所述第一电压域中的所述自时控真实与互补数据输入信号产生第二电压域中的电压电平移位自时控中间真实与互补信号，及使用第一及第二互补金属氧化物半导体(CMOS)电路来从所述电压电平移位自时控中间真实与互补信号产生所述第二电压域中的电压电平移位自时控三态真实与互补输出信号。

另一示范性方面是针对一种系统，其包括：用于电压电平移位的第一装置及用于电压电平移位的第二装置，其用于接收第一电压域中的自时控真实与互补数据输入信号并从所述第一电压域中的所述自时控真实与互补数据输入信号产生第二电压域中的电压电平移位自时控中间真实与互补信号；及用于三态化的装置，其用于从所述电压电平移位自时控中间真实与互补信号产生所述第二电压域中的电压电平移位自时控三态真实与互补输出信号。

因此，在示范性方面中，基于用于将真实与互补数据输入从第一电压域电平移位到第二电压域的两个电平移位器，数据输入信号的仅一个边缘(例如，真实数据输入信号的上升边缘/互补数据输入信号的下降边缘)对示范性电路中的输出信号的时序及产生是关键的。其它边缘(例如，上述实例中的真实数据输入信号的下降边缘/互补数据输入信号的上升边缘)可用于使可由用于对存储器位单元进行写入的电路驱动的写入位线浮动。因此，数据输入信号的其它边缘并非时序关键。此外，在示范性方面中，可使用在第二电压域处导出的箝位信号来箝位两个电平移位器，此可防止电平移位器中的瞬态开路(crow-bar)电流，且可用于在电力供应上升及崩溃阶段期间使写入位线驱动器浮动。

附图说明

附图经呈现以辅助对本发明的实施例的描述且仅提供用于说明实施例而非限制本发明。

图1A到B根据本发明的方面分别说明自时控写入位线驱动器的时序图及电路图。

图1C说明用于产生真实与互补相位时钟的常规项目锁存器(ELAT)。

图1D说明用于产生真实与互补相位时钟的常规时钟门控(CGC)锁存器。

图2A根据本发明的方面说明自时控写入位线驱动器的电平移位电路。

图2B说明图2A的电路的信号的时序图。

图3为根据本发明的方面说明操作自时控写入位线驱动器电路的方法的流程图。

图4说明其中可有利地使用本发明的方面的示范性无线装置400。

具体实施方式

在以下描述及针对本发明的特定实施例的相关图式中揭示本发明的方面。可设计替代实施例而不背离本发明的范围。另外，本发明的习知元件将不详细描述或将被省略以便不混淆本发明的相关细节。

措词“示范性”在本文中用于意指“用作实例、例项或说明”。本文中描述为“示范性”的任一方面未必解释为比其它方面优选或有利。同样地，术语“本发明的实施例”不需要本发明的所有实施例包含所论述的特征、优点或操作模式。

本文中所使用的术语为仅出于描述特定实例的目的且并不意欲为限制本发明的实施例。如本文中所使用，除非上下文另有明确指示，否则单数形式“一”及“所述”意欲包含复数形式。将进一步理解，术语“包括”及/或“包含”在本文中使用时规定所述特征、整数、步骤、操作、元件及/或组件的存在，但不排除存在或添加一或多个其它特征、整数、步骤、操作、元件、组件及/或其群组。

此外，许多实施例是就由(例如)计算装置的元件执行系列动作方面加以描述。应认识到，本文中所描述的各种动作可通过特定电路(例如，专用集成电路(ASIC))、通过由一或多个处理器执行的程序指令或由两者的组合来执行。另外，本文中所描述的这些动作序列可被认为完全体现在任何形式的计算机可读存储媒体内，所述计算机可读存储媒体其中存储有对应的计算机指令集，所述计算机指令集在执行时将致使相关联处理器执行本文中所描述的功能性。因此，本发明的各种方面可以若干个不同形式体现，已预期其全部在所主张标的物的范围内。另外，对于本文中所描述的实施例中的每一者，对应形式的任何此些实施例可在本文中描述为(例如)“经配置以”执行所描述动作的“逻辑”。

示范性方面是针对写入驱动器电路，其避免用于存储器阵列的常规写入驱动器的上述问题。举例来说，揭示自时控写入位线驱动器，其中通过使用数据输入来门控写入位线驱动器中的三态电路来实现“自时控”，借此消除先前所论述的写入启用时钟。相应地，也克服与争用情况、功率消耗、设计复杂性等(其为依赖于写入启用时钟的常规写入驱动器的特性)相关联的问题。更特定来说，在示范性自时控写入位线驱动器中，通过写入数据位线的自时控性质来管理与常规写入驱动器相关联的设置及维持容限。自时控写入驱动器还可在写入操作未在进行中时使写入位线浮动。以此方式，可减少泄漏功率。如将进一步解释，与常规写入驱动器中需要两个堆叠式下拉装置相反，可通过使用单个NMOS晶体管来下拉写入位线以写入零值来实现低电压下的可写入性。

此外，在示范性方面中，可将单独电平移位器提供到示范性自时控写入位线驱动器，每一者用于电平移位真实与互补写入位线，而非将单个电平移位器用于真实与互补写入位线两者。两个电平移位器可用于将真实与互补数据输入从第一电压域电平移位到第二电压域。更特定来说，数据输入信号的仅一个边缘(例如，真实数据输入信号的上升边缘/互补数据输入信号的下降边缘)对示范性自时控写入位线驱动器中的输出信号的时序及产生是关键的。另一边缘(例如，上述实例中的真实数据输入信号的下降边缘/互补数据输入信号的上升边缘)用于如上文所述使写入位线浮动，数据输入信号的其它边缘并非时序关键。相比之下，例如，涉及单个电平移位器的常规电平移位器往往在传播“1”数据值及“0”数据值的延迟中不平衡。

可使用在第二电压域处导出的箝位信号来箝位两个电平移位器，此可防止电平移位器中的瞬态开路(crow-bar)电流，且可用于在电力供应上升及崩溃阶段期间使自时控写入位线驱动器浮动。例如，自时控写入位线驱动器的输出可由三态电路提供，此允许其处于二进制值“0”或“1”，以及如上文针对电源上升及崩溃阶段所描述的浮动状态。在常规设计中，时序偏斜可由于第一电压域与第二电压域之间的电压变化而发生。在示范性方面中，自时控方法可避免将第一时钟域处的数据输入与电平移位时钟介接，借此避免时序倾斜问题。

现在参考图1A到B，将描述示范性自时控写入位线驱动器100及其相关联信号的时序图。参考图1B，到自时控写入位线驱动器100的数据输入为经表示为真实与互补相位时钟data_wbl 102a及data_wbl_l 102的自时控数据信号。这些真实与互补相位时钟data_wbl 102a及data_wbl_l 102b可由输入接口(例如，图1C到D中进一步描述的项目锁存器(ELAT)或差分时钟门控锁存器)产生。真实与互补相位时钟data_wbl 102a及data_wbl_l 102b可分别通过反相器104a及104b以产生到自时控写入位线驱动器100的反相真实与互补数据输入信号d_wbl_l 103a及d_wbl 103b。自时控写入位线驱动器100包括包含PMOS 106a及NMOS 108a的第一互补MOS(CMOS)结构，及包括PMOS 106b及NMOS 108b的第二CMOS结构。如图1B中所展示，data_wbl 102a连接到NMOS 108b的栅极且data_wbl_1 102b经连接到NMOS 108a的栅极。将对应反相信号连接到PMOS栅极，使得d_wbl 103b连接到PMOS 106b的栅极且将d_wbl_l 103a连接到PMOS 106a的栅极。可从两个CMOS结构(如wbl 110a及wbl_l 110b)的输出获得自时控写入位线驱动器100的输出。

参考图1A，提供自时控写入位线驱动器100的信号的时序图。时钟112为系统时钟。在此说明中，在时钟112的低相位期间未展示任何有效写入。在第一循环中，从左侧开始，展示时钟112的低相位。在时钟112的低相位期间，输出写入位线wbl 110a及wbl_w 110b未经驱动或浮动，这是因为真实与互补相位时钟data_wbl 102a及data_wbl_l102b处于低相位或二进制值“0”，因此关断NMOS 108a、108b以及PMOS 106a、106b。

在下一循环中，时钟112在时间t1处过渡到高或有效相位。在此有效相位期间，写入操作是有效的。因此，真实与互补相位时钟data_wbl 102a及data_wbl_l 102b输入中的一者将切换为高而其它者保持为低或零。具体来说，在时间t1处，相位时钟data_wbl 102a经切换为高而data_wbl_l 102b保持为低。类似地，在时间t2处，当时钟112再次过渡为高时，相位时钟data_wbl 102a将为低而data_wbl_l 102b切换为高。对应地，在时间t1及t2处，反相信号d_wbl_l 103a及d_wbl 103b中的一者将切换为低而另一者保持为高。如所展示，针对时间t1，data_wbl 102a切换为高或切换到“1”，此使得能够接通NMOS 108b，且因此将输出wbl_l 110b拉动为低或拉动到“0”。对应的反相信号d_wbl_l 103a切换为低以接通PMOS 106a，此将输出wbl 110a驱动为高。由于data_wbl_l 102b在此时钟循环期间保持为零，PMOS 106b及NMOS 108a保持关断，因此消除输出wbl 110a及wbl_l 110b中的任何连接或假信号。类似地，在时间t2处，输出wbl 110a经驱动为低且输出wbl_l 110b经驱动为高。可使用真实与互补输出wbl 110a及wbl_l 110b(在时间t1及t2处获得，且无假信号且不存在与常规写入驱动器输出相关联的其它问题)将对应数据写入到连接到自时控写入位线驱动器100的位单元(未展示)。

过渡到下一时钟112循环，在时间t3处，展示上文所描述的写入操作的后端。在写入操作的后端期间，PMOS 106b及NMOS 108a保持关断，且当真实与互补相位时钟data_wbl 102a及data_wbl_l 102b归零时，PMOS 106a及NMOS 108b被关断，借此将CMOS结构过渡到三态模式。因此，在此三态模式中将继续防止连接，此充当用于使真实与互补输出wbl 110a及wbl_l 110b浮动的自时脉方案，同时消除对将外部时钟并入自时控写入位线驱动器100的需求。

现在参考图1C，说明可用于产生图1A及1B的真实与互补相位时钟data_wbl 102a及data_wbl_l 102b的ELAT 120。ELAT 120的操作可符合项目锁存器结构的众所周知实施方案，如所属领域的技术人员应理解，且将避免对ELAT 120的结构及工作的详细解释。如所展示，可将待使用自时控写入位线驱动器100写入到位单元的数据值提供于数据输入信号wr_data_in 114上。系统时钟112为到ELAT 120的另一输入。基于所说明电路结构，ELAT 120可产生经输入到图1B的自时控写入位线驱动器100的自时控真实与互补相位时钟data_wbl 102a及data_wbl_l 102b。

现在参考图1D，说明可替代地用于产生图1A及1B的真实与互补相位时钟data_wbl 102a及data_wbl_l 102b的时钟门控(CGC)锁存器130。CGC锁存器130的操作也可符合CGC锁存器结构的众所周知实施方案，如所属领域的技术人员应理解，且因此将避免对CGC锁存器130的结构及工作的详细解释。如所展示，可将待使用自时控写入位线驱动器100写入到位单元的数据值提供于数据输入信号wr_data_in 114上。系统时钟112为到CGC锁存器130的另一输入。基于所说明电路结构，CGC锁存器130可产生经输入到图1B的自时控写入位线驱动器100的自时控真实与互补相位时钟data_wbl 102a及data_wbl_l 102b。

现在参考图2A到B，说明根据本发明的自时控驱动器的另一方面。起初，应注意，图2A说明用于电压域之间的差分信号的高效电压移位的电路200，如应用于关于先前所描述的自时控写入位线驱动器的示范性状况。然而，应理解，电路200的应用及范围并不限于此，而是可扩展到用以将差分信号(即，以真实与互补形式呈现的信号)从第一电压域移位到第二电压域的任何电压移位电路。电路200可用于避免跨越电压域的电源电压变化对差分信号(特定来说，对具有自时控性质或归零(RTZ)类型的差分信号)的偏斜问题及影响。与上文所提及常规方法相比，示范性电路200可涉及两个电平移位器，每一者用于差分信号的真实与互补信号，此消除上文所提及的常规电压移位的问题。现在将关于移位的真实与互补差分信号data_t 202a及data_c 202b(其可类似于当在写入位线驱动器的上下文中应用时的图1B的真实与互补相位时钟data_wbl 102a及data_wbl_l 102b)描述电路200的额外方面及特征。

因此，参考图2A，电路200表示关于用于移位两个电压域(典型地表示为vddx 230及vddar 240)之间的差分信号的电压移位电路的示意性电路图。在用于对存储器阵列(未展示)的位单元进行写入的写入驱动器电路的上下文中，电路200接受来自第一电压域vddx 230的差分信号输入，且将其转换成第二电压域vddar 240中的差分信号输出。第二电压域vddar 240可为具有对应于到存储器阵列的电压源的电压源的电压岛。因此，电路200可将写入协助提供到在电压岛内含有的存储器阵列上操作的写入位线驱动器。在无限制的情况下，第一及第二电压域可具有不同电压源或不同电平的电源电压，其中第一电压域的第一电源电压可能比第二电压域的第二电源电压小或大。

类似于到图1B的自时控写入位线驱动器100的输入data_wbl 102a及data_wbl_l 102b，自时控真实与互补数据输入信号data_t 202a及data_c 202b经输入到第一电压域vddx 230处的电路200。这些数据输入信号通过位于第一电压域vddx 230内的反相器204a及204b，且分别产生对应的反相信号data_t_l 203a及data_c_1 203b。将两对数据输入信号及对应的反相信号(即，data_t 202a、data_t_1 203a及data_c 202b、data_c_1 203b)分别输入到第二电压域vddar 240中的两个平行与单独的全电压电平移位器220a及220b。显著地，与常规单个电压移位器相比，如上文使用第一全电压电平移位器220a及第二全电压电平移位器220b。此避免跨越两个电压域的电源变化的偏斜问题，这是因为数据输入信号为自时控式(例如，基于图1C到D中的ELAT 120或CGC锁存器130)。两个电压电平移位器220a及220b经配置以使信号从第一电压域vddx 230移位到第二电压域vddar 240。本文中将省略电压电平移位器220a及220b的详细操作及功能性，这是因为其可根据将由所属领域的技术人员已知的常规方法设计。

因此，两个全电平移位器220a及220b提供第二电压域vddar 240中的电压电平移位自时控中间信号data_t_l_lvs 205a及data_c_l_lvs 205b(对应于第一电压域vddx 230中的反相差分信号data_t_l 203a及data_c_1 203b)。在一些方面中，电路200可进一步使用第二电压域vddar 240(例如，耦合到全电平移位器220a及220b中的PMOS头部开关)中的箝位信号clamp_vddar 213以便防止瞬态开路电流。箝位信号clamp_vddar 213可取决于特定实施方案为高态有效信号或低态有效信号且操作以防止在第一电压域vddx 230的第一电压源崩溃时产生不想要的瞬态开路电流或短路电流(例如，在无任何写入操作进行时实现功率节省)。此外，clamp_vddar 213还通过NOR栅极222a及222b分别与全电平移位器220a及220b的电压电平移位输出data_t_l_lvs 205a及data_c_l_lvs 205b耦合，此确保电路200的输出写入位线信号wbl_l_vddar 210b及wbl_vddar 210a在第一电压域vddx 230崩溃时在有效第二电压域vddar 240上浮动。以此方式，输出写入位线信号wbl_l_vddar 210b及wbl_vddar 210a经“三态化”以便允许其值在第一电压域vddx 230崩溃时浮动。

分别在信号data_t_vddar 214a及data_c_vddar 214b上提供NOR栅极222a及222b的输出，即，用clamp_vddar 213箝位的全电平移位器220a及220b的data_t_l_lvs 205a及data_c_l_lvs 205b的输出。将认识到，从图1B的自时控写入位线驱动器100的输入data_wbl 102a及data_wbl_l 102b导出第二电压域vddar 240中的信号data_t_vddar 214a及data_c_vddar 214b，而无需使用输入时钟信号。因此，在电压电平移位之后，三态化输出写入位线信号wbl_l_vddar 210b及wbl_vddar 210a也经自时控化。因此，输出写入位线信号wbl_l_vddar 210b及wbl_vddar 210a在本文中还可被称作电路200的“电压电平移位自时控三态化真实与互补输出信号”。

真实与互补相位信号data_t_vddar 214a及data_c_vddar 214b可分别通过反相器209a及209b以在第二电压域vddar 240中分别产生反相的真实与互补信号data_t_l_vddar 211a及data_c_l_vddar 211b。电路200还包括CMOS电路207a，其包括PMOS 206a及NMOS 208a；及另一CMOS电路207b，其包括PMOS 206b及NMOS 208b，此提供用于电路200的三态输出的三态逻辑。如图中所展示，data_t_vddar 214a连接到NMOS 208b的栅极且data_c_vddar 214b连接到NMOS 208a的栅极。将对应反相信号连接到PMOS栅极，使得data_c_l_vddar 211b连接到PMOS 206b的栅极且将data_t_l_vddar 211a连接到PMOS 206a的栅极。可从两个CMOS电路207a及207b输出获得电路200的输出，作为三态自时控电平移位差分信号wbl_l_vaddr 210b及wbl_vaddr 210a，如所展示。电路200的这些电平移位差分输出信号可用于对存储器阵列(未展示)的位单元进行写入，其中从第二电压域vddar 240到的电平移位导出写入协助。

现在参考图2B，说明关于图2A的电路200的上文所描述信号的时序图。时间例子t1、t2、t3及t4标记所说明的信号的自时控化中所使用的系统时钟的连续时钟周期的开始。图2A中的信号经展示为高或逻辑电平“1”，逻辑低或逻辑电平“0”，或浮动或处于这两个电平之间的未知(X)值。

在时间例子t1及t2处，说明箝位信号clamp_vaddr 213的低相位，其中差分数据输入信号的真实部分。数据输入信号data_t 202a在第一例子t1处切换为高或切换为逻辑电平“1”。互补数据输入信号data_c 202b在时间t1处保持为低或“0”。对应地，反相信号dta_t_1_lvs 205a及data_c_l_lvs 205b在第二电压域vdd_ar 240中经驱动成“0”及“1”。信号data_t_vddar 214a及data_c_l_vddar 211b因此在时间t1处在第二电压域vdd_ar 240中经驱动成“1”及“1”。此致使输出信号wbl_l_vddar 210b经驱动成“0”。对应地，分别处于“0”及“0”值的data_c_vddar 214b及data_t_l_vddar 211a致使输出信号wbl_vddar 210a经驱动成“1”。因此，可明白，电路200的输出信号在timet1处基于第一边缘(例如，真实数据输入信号data_t 202a的上升边缘)，此使得第一边缘时序对输出信号是关键的。

在时间例子t2处，互补数据输入信号data_c经切换成“1”(而真实数据输入信号data_t保持为“0”且箝位信号clamp_vddar 213保持为低)。此在上文所描述的信号中产生相反切换，致使输出wbl_l_vddar 210b及wbl_vddar 210a分别经驱动成“1”及“0”。

时间例子t3及t4表示在第一电压域vddr 230崩溃的情况下(例如，当未执行任何写入操作时)的相位，此将真实与互补数据输入信号data_t 202a及data_c 202b驱动成未知状态“X”。在于时间例子t3及t4处开始的时钟周期期间，箝位信号clamp_vddar 213经驱动为高，此保护第二电压域vddar 240中的信号免受瞬态开路电流、争用情况、短路等影响。因此，稳定信号data_t_vddar 214a及data_c_vddar 214b经驱动成“0”，这归因于在到NOR栅极222a及222b的一个输入clamp_vddar 213为“1”时NOR栅极222a及222b的输出经驱动成“0”。类似地，反相信号data_t_l_vddar 211a及data_c_l_vddar 211b经驱动成“1”，此使PMOS 206a及206b关断。对应地，CMOS电路207a及207b经关断，从而提供使自时控输出信号wbl_vddar 210a及wbl_l_vddar 210b浮动必需的三态逻辑及电路。因此，致使输出信号wbl_vddar 210a及wbl_l_vddar 210b浮动，使可使用这些信号导出的写入位线浮动，因此节省存储器阵列中的泄漏功率。

应了解，示范性方面包含用于执行本文中所揭示的过程、功能及/或算法的各种方法。例如，如图3中所说明，示范性方面可包含操作电路(例如，电路200)的方法(300)，所述方法包括：将包括自时控真实与互补数据输入信号(例如，data_t 202a及data_c 202b)的自时控差分输入信号输入到第一电压域(例如，vddx 230)中的电路—块302；使用第一及第二全电压电平移位器(例如，220a及220b)从第一电压域中的自时控真实与互补数据输入信号产生第二电压域(例如，vddar 240)中的电压电平移位自时控中间真实与互补信号(例如，data_t_l_lvs 205a及data_c_l_lvs 205b)—块304；及使用第一及第二互补金属氧化物半导体(CMOS)电路(例如，207a及207b)从电压电平移位自时控中间真实与互补信号产生第二电压域中的电压电平移位自时控三态化真实与互补输出信号(例如，wbl_l_vddar 210b及wbl_vddar 210a)—块306。

现在参考图4，包含根据示范性方面配置的自时控写入位线驱动器的无线装置的特定说明性实施例的框图经描绘且大体指定为400。无线装置400包含耦合到存储器432的处理器464。无线装置400还经展示包含图2A中所说明的示范性电路200，其中电路200可将由第一电压域vddx 230中的处理器464提供的差分数据信号的电压移位提供到第二电压域vddar 240中的自时控差分写入位线驱动器输出信号。存储器432中的一或多个位单元阵列可经配置在对应于第二电压域vddar 240的电压岛中。电路200在图4中经展示以典型地跨越两个电压域230及240，但应理解，此仅用于示意性表示本发明的各方面且并不应视为对关于电路200的硬件块的放置/路由的限制。

图4还展示耦合到处理器464及显示器428的显示器控制器426。译码/解码器(CODEC)434(例如，音频及/或语音CODEC)可耦合到处理器464。还说明例如无线控制器440(其可包含调制解调器)的其它组件。扬声器436及麦克风438可耦合到CODEC 434。图4还指示无线控制器440可耦合到无线天线442。在特定实施例中，处理器464、显示器控制器426、存储器432、CODEC 434及无线控制器440经包含在系统级封装或芯片上系统装置422中。

在特定实施例中，输入装置430及电源444耦合到芯片上系统装置422。此外，在特定实施例中，如在图4中所说明，显示器428、输入装置430、扬声器436、麦克风438、无线天线442及电源444在芯片上系统装置422外部。然而，显示器428、输入装置430、扬声器436、麦克风438、无线天线442及电源444中的每一者可耦合到芯片上系统装置422的组件，例如接口或控制器。

应注意，尽管图4描绘无线通信装置，但处理器464及存储器432也可整合到机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理(PDA)、固定位置数据单元、移动电话、智能电话或计算机中。

所属领域的技术人员将了解，可使用各种不同技艺及技术中的任一者表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。

此外，所属领域的技术人员将了解，结合本文中所揭示的实施例描述的各种说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚地说明硬件及软件的此可互换性，上文通常已就其功能性方面描述了各种说明性组件、块、模块、电路及步骤。此功能性是实施为硬件还是软件取决于强加于整个系统的特定应用及设计约束。虽然所属领域的技术人员可针对每一特定应用以变化方式实施所描述功能性，但不应将此些实施方案决策解释为导致对本发明的范围的脱离。

结合本文中所揭示实施例所描述的方法、序列及/或算法可直接以硬件、由处理器执行的软件模块或两者的组合体现。软件模块可驻存在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可拆卸磁盘、CD-ROM或此项技术中所已知的任何其它形式的存储媒体。示范性存储媒体耦接到处理器使得处理器可从存储媒体读取信息或将信息写入到存储媒体。在替代方案中，所述存储媒体可与处理器成整体。

因此，本发明的实施例可包含计算机可读媒体，所述计算机可读媒体体现用于将多处理系统与分离的私人信息及共享信息高速缓冲器一起操作的方法。因此，本发明并不限于所说明实例且用于执行本文中所描述的功能性的任何装置被包含的本发明的实施例中。

虽然前述揭示内容展示本发明的说明性实施例，但请注意，可在本文中作出各种改变及修改而不脱离如随附权利要求书所界定的本发明的范围。根据本文中所描述的本发明的实施例的方法权利要求书的功能、步骤及/或动作不需要以任何特定次序执行。此外，尽管本发明的元件可以单数形式进行描述或主张，但涵盖复数形式，除非明确地陈述对单数形式的限制。