平均电压带检测以及用于调整ASIC中电压的用途的制作方法

背景技术：

本申请涉及确定并调整集成电路(诸如非易失性存储器控制器)上的核操作电压的技术/

非易失性存储器设备的控制器电路频繁地具有电压调节器。所述调节器的电压电平取决于工艺。在晶片分类过程中，针对适当的电压电平来测试每个裸片上的每个电压调节器，并且所述调节器被微调以便提供所需的电压电平。微调的值则可存储在电路上的一次性可编程存储器中。下一次，当裸片被上电时，可读取存储在一次性可编程存储器中的值，并且将调节器的电压电平升高/降至期望的水平。还可针对asic上的其他调节器重复以上程序。

虽然此技术可用于调整控制器的操作电压，但是其需要微调过程并且微调值需要存储在一次性程序中，从而使用宝贵的电路区域。进一步地，虽然微调在设置时可能是准确的，但是在操作条件下随着时间或变化，准确性可能不是这么好。

技术实现要素：

非易失性存储器系统的控制器集成电路包括可连接的电压调节器、电压检测器、以及核处理部分。所述电压调节器可连接至电源以便生成调节电压并将此调节电压供应给所述控制器电路的第一部分，其中，所述电压调节器响应于控制信号而调节所述第一调节电压的电平。所述电压检测器被连接用于接收来自所述控制器电路的所述第一部分的参考电压和内部电压电平，并且确定在操作的同时所述第一部分的所述内部电压电平的平均值落在多个电压范围中的哪个电压范围内，并且从中生成对其电平进行指示的第一信号。所述核处理部分包括逻辑电路，所述逻辑电路被连接用于向所述电压调节器供应所述控制信号并且被连接用于接收所述第一信号并且响应于此第一信号而微调所述控制信号的值。

各个方面、优点、特征和实施例被包括在其示例性示例的以下描述中，所述描述应该结合附图来考虑。为了所有目的将在此参考的所有专利、专利申请、论文、其他出版物、文献和事物通过对其全部引用结合在此。至于在任何所并入的出版物、文献或事物与本申请之间在术语的定义或使用上的任何不一致或者矛盾之处，应以本申请的定义或使用为准。

附图说明

图1示意性地展示了适合于实现以下描述的各方面的存储器系统的主要硬件部件。

图2示意性地展示了非易失性存储器单元。

图3展示了对于浮置栅极可以在固定的漏极电压处在任一时刻选择性地存储的四个不同电荷q1-q4的源极-漏极电流id与控制栅极电压vcg之间的关系。

图4示意性地展示了组织为nand串的一串存储器单元。

图5展示了由诸如图4所示的nand串50构成的存储器单元的nand阵列210的示例。

图6展示了并行感测或者编程的以nand配置组织的存储器单元的页。

图7a至图7c展示了编程存储器单元群体的示例。

图8示出了3-dnand串的物理结构的示例。

图9至图12关注nand类型(更具体地，“bics”类型)的具体单片式三维(3d)存储器阵列。

图13是控制器简化框图，展示了示例性实施例的各方面。

具体实施方式

存储器系统

图1示意性地展示了适合于实现以下内容的存储器系统的主要硬件部件。存储器系统90典型地通过主机接口与主机80一起操作。例如，存储器系统可以采用可移除存储器的形式，诸如存储器卡、嵌入式存储器系统或固态驱动器(ssd)。存储器系统90包括由控制器100控制操作的存储器102。存储器102包括在一个或多个集成电路芯片之上分布的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、rom(只读存储器)122、ram(随机存取存储器)130、可编程非易失性存储器124、以及其他部件。控制器典型地被形成为asic(专用集成电路)，且这种asic中包括的部件通常取决于特定的应用。

相对于存储器部分102，半导体存储器设备包括易失性存储器设备(如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”))、非易失性存储器设备(如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存(其还可被考虑为eeprom的子集)、铁电随机存取存储器(“fram”)、和磁阻随机存取存储器(“mram”))、以及能够存储信息的其他半导体元件。每种类型的存储器设备可以具有不同的配置。例如，闪存设备可以被配置成nand或nor配置。

存储器设备可由无源和/或有源元件以任何组合来形成。通过非限制性示例的方式，无源半导体存储器元件包括reram设备元件，在一些实施例中，所述元件包括如反熔丝相变材料等电阻率切换存储元件以及(可选地)如二极管等操控元件。进一步通过非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存设备元件，在一些实施例中，所述元件包括如浮栅、导电纳米颗粒、或电荷存储介电材料等包含了电荷存储区域的元件。

多个存储器元件可以被配置为使得它们串联连接或使得每个元件是可单独访问的。通过非限制性示例的方式，nand配置(nand存储器)中的闪存设备通常包含串联的存储器元件。nand存储器阵列可以被配置为使得阵列包括多个存储器串，其中，串包括共享单个位线并作为群组被访问的多个存储器元件。可替代地，存储器元件可以被配置为使得每一个元件是可单独访问的(例如，nor存储器阵列)。nand和nor存储器配置是示例性的，并且存储器元件可以以其他方式配置。

位于衬底内和/或上方的半导体存储器元件可以被安排在两个或三个维度(如二维存储器结构或三维存储器结构)中。

在二维存储器结构中，半导体存储器元件被安排在单个分组或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被安排在基本上平行于支撑存储器元件的衬底的主要表面而延伸的分组中(例如，在x-z方向分组中)。衬底可以是在其上方或在其中形成存储器元件层的晶片，或者其可以是在形成存储器元件之后附接至其上的载体衬底。作为非限制性示例，衬底可以包括如硅等半导体。

可以在单个存储器设备级中将存储器元件安排成有序阵列，如在多个行和/或列中。然而，可以在非规则或非正交配置中排列存储器元件。存储器元件中的每个存储器元件可以具有两个或更多个电极或接触线，如位线和字线。

三维存储器阵列被安排成使得存储器元件占据多个分组或多个存储器设备级，由此在三个维度(即，在x方向、y方向和z方向上，其中，y方向基本上垂直于并且x和z方向基本上平行于衬底的主表面)中形成结构。

作为非限制性示例，三维存储器结构可以被垂直地安排成多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可以被安排成多个垂直列(例如，基本上垂直于衬底的主表面延伸的列，即，在y方向上)，每列在每列中具有多个存储器元件。可以在二维配置中(例如，在x-z分组中)安排所述列，导致存储器元件的三维安排，元件位于多个垂直堆叠的存储器分组上。存储器元件在三个维度中的其他配置也可以构成三维存储器阵列。

通过非限制性示例的方式，在三维nand存储器阵列中，存储器元件可以被耦合在一起，以便在单个水平(例如，x-z)存储器设备级内形成nand串。可替代地，存储器元件可以被耦合在一起，以便形成横跨多个水平存储器设备级的垂直nand串。可以设想到其他三维配置，其中，一些nand串包含单个存储器层级中的存储器元件，而其他串包含跨越多个存储器层级的存储器元件。还可以在nor配置中和在reram配置中设计三维存储器阵列。

通常，在单片式三维存储器阵列中，在单个衬底上方形成一个或多个存储器设备级。可选地，单片式三维存储器阵列还可以具有至少部分地位于单个衬底内的一个或多个存储器层。作为非限制性示例，衬底可以包括如硅等半导体。在单片式三维阵列中，构成阵列的每个存储器设备级的层通常在阵列的基础存储器设备级的层上形成。然而，单片式三维存储器阵列的邻近存储器设备级的层可以被共享或在存储器设备级之间存在中间层。

然后，再次，二维阵列可以被单独地形成并且然后被封装在一起，以便形成具有多个存储器层的非单片式存储器设备。例如，非单片式堆叠存储器可以通过在单独的衬底上形成存储器级然后将存储器级堆叠在彼此顶上来构造。可以减薄衬底或者可以在堆叠之前将其从存储器设备级中移除，但是因为存储器设备级最初地在单独的衬底上方形成，所以所产生的存储器阵列不是单片式三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可以在单独的芯片上形成然后被封装在一起，以便形成堆叠芯片存储器设备。

存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器设备可以具有用于控制和驱动存储器元件完成如编程和读取等功能的电路。此相关联电路可以位于与存储器元件相同的衬底上和/或位于单独的衬底上。例如，用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或位于与存储器元件相同的衬底上。

将认识到的是，以下内容不限于所描述的二维和三维示例性结构，而是涵盖了如在此描述的精神和范围内的所有相关存储器结构。

物理存储器结构

图2示意性地展示了非易失性存储器单元。存储器单元10可以由具有电荷存储单元20的场效应晶体管(诸如浮置栅极或者电荷俘获(介电)层)实现。存储器单元10还包括源极14、漏极16和控制栅极30。

当今正在使用很多商业上成功的非易失性固态存储器设备。这些存储器设备可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。

通常，非易失性存储器单元包括eeprom和快闪eepr0m。同样，存储器设备的示例使用介电存储元件。

在实践中，通常通过感测当参考电压被施加到控制栅极时越过单元的源极和漏极电极的导电电流来读取单元的存储器状态。因此，对于单元的浮置栅极上的每个给定电荷，可以检测到相对于固定的参考控制栅极电压的相应的导电电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗口或者相应的导电电流窗口。

可替代地，代替检测分区的电流窗口当中的导电电流，可以设置在控制栅极处的测试中的用于给定存储器状态的阈值电压并检测导电电流低于或者高于阈值电流(单元-读取参考电流)。在一个实现方式中，通过检查导电电流经过位线的电容而放电的速率来实现相对于阀值电流对导电电流的检测。

图3展示了对于浮置栅极可以在任一时刻选择性地存储的四个不同电荷q1-q4的源极-漏极电流id与控制栅极电压vcg之间的关系。通过固定的漏极偏压，可以在存储器单元的浮置栅极上编程表示七个可能的电荷电平中的四个可能电荷电平的四个实线id对vcg曲线，其分别对应于四个可能的存储器状态。作为示例，单元群体的阈值电压窗口的范围可以从0.5v到3.5v。可以通过将阈值窗口分区为以每个0.5v的间隔的区域来划界七个可能的编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和一个擦除状态(未示出)。例如，如果如所示地使用2μa的参考电流i参考，则用q1编程的单元可以被认为是处于存储器状态“1”，因为其曲线与i参考在由vcg＝0.5v和1.0v界定的阈值窗的区域中相交。类似地，q4处于存储器状态“5”。

如从上述描述可见的，使存储器单元存储的状态越多，其阈值窗口划分得就越精细。例如，存储器设备可以具有拥有范围从-1.5v到5v的阈值窗口的存储器单元。这提供6.5v的最大宽度。如果存储器单元要存储16个状态，则每个状态可以在阈值窗口中占据从200mv到300mv。这将需要编程和读取操作的更高精度以能够实现所需的分辨率。

nand结构

图4示意性地展示了组织为nand串的一串存储器单元。nand串50包括由其源极和漏极菊花链式连接的一系列的存储器晶体管m1、m2……mn(例如，n＝4、8、16或更高)。一对选择晶体管s1、s2分别经由nand串的源极端子54和漏极端子56控制存储器晶体管链到外部世界的连接。在存储器阵列中，当源极选择晶体管s1被导通时，源极端子耦合至源极线(参见图5)。类似地，当漏极选择晶体管s2被导通时，nand串的漏极端子耦合至存储器阵列的位线。处于链中的每个存储器晶体管10充当存储器单元。其具有电荷存储元件20以存储给定量的电荷从而表示想要的存储器状态。每个存储器晶体管的控制栅极30允许控制读和写操作。如将在图5中看到的，一行nand串的相应的存储器晶体管的控制栅极30全部连接至同一字线。类似地，选择晶体管s1、s2中的每一个选择晶体管的控制栅极32分别经由其源极端子54和漏极端子56提供对nand串的控制存取。同样地，一行nand串的相应的选择晶体管的控制栅极32全部连接至同一选择线。

当在编程期间读取或者验证nand串内的被寻址的存储器晶体管10时，向其控制栅极30提供适当的电压。同时，通过在nand串50中的剩余未被寻址的存储器晶体管的控制栅极上施加足够的电压，将它们完全地导通。以此方式，从单独的存储器晶体管的源极到nand串的源极端子54有效地创建导电路径，且同样地对于单独的存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。

图4b展示了由诸如图4所示的nand串50构成的存储器单元的nand阵列210的示例。沿着nand串的每个列，诸如位线36的位线耦合至每个nand串的漏极端子56。沿着nand串的每个行，诸如源极线34之类的源极线耦合至每个nand串的源极端子54。同样，沿着nand串的条(bank)中存储器单元的行的控制栅极连接至诸如字线42之类的字线。沿着nand串的条中选择晶体管的行的控制栅极连接至诸如选择线44之类的选择线。通过nand串的条中的字线和选择线上的合适的电压，可对nand串的条中的整行存储单元寻址。

图6展示了并行感测或者编程的以nand配置组织的存储器单元的页。图6基本上展示了图5的存储器阵列210中nand串50的条，其中，在图4中明确地示出了每个nand串的细节。诸如页60的物理页是使得能够被并行感测或者编程的一组存储器单元。这通过感测放大器212的相应的页来实现。所述感测的结果被锁存在相应的锁存器214组中。每个感测放大器可经由位线耦合至nand串。由共同连接至字线42的页的单元和可由可经由位线36访问的感测放大器访问的每个单元的控制栅极来使能所述页。作为示例，当分别感测或编程单元的页60时，感测电压或者编程电压与位线上的适当的电压一起分别被施加到公共字线wl3。

存储器的物理组织

闪存与其它类型的存储器之间的一个差别在于必须从擦除状态编程单元。也就是，浮置栅极必须首先清空电荷。然后，编程将要求量的电荷添加回到浮置栅极。其不支持从浮置栅极除去一部分电荷以从更多编程的状态到更少编程的状态。这意味着，更新数据不能盖写(overwrite)现有数据并且必须被写到先前未被写入的位置。

此外，擦除是从浮置栅极清空全部电荷且通常占用可观的时间。为此原因，逐单元或者甚至逐页地擦除将是麻烦的且非常缓慢的。实际上，存储器单元的阵列被分为大量存储器单元的块。如对于闪存eeprom系统是普通的，块是擦除单元。也就是，每个块包含一起擦除的最小数目的存储器单元。在待并行擦除的块中集合大量单元将改进擦除性能，较大尺寸的块也需要处理大量更新和陈旧的数据。

每个块典型地划分为多个物理页。逻辑页是包含等于物理页中单元的数目的多个位的编程或者读取的单元。在每个单元存储一位的存储器中，一个物理页存储数据的一个逻辑页。在每个单元存储两位的存储器中，物理页存储两个逻辑页。物理页中存储的逻辑页的数目由此反映每个单元存储的位的数目。在一个实施例中，单独的页可以划分为分段(segment)，且分段可以包含作为基本编程操作而一次性地写入的最少数目的单元。数据的一个或多个逻辑页典型地被存储在存储器单元的一行中。页可存储一个或多个扇区。扇区包括用户数据和开销数据。

所有位，全序列mlc编稈

图7a至图7c展示了编程4状态存储器单元的群体的示例。图7a展示了可编程为分别表示存储器状态“0”、“1”、“2”和“3”的四个不同的阈值电压分布的存储器单元的群体。图7b展示了用于擦除的存储器的“擦除”阈值电压的初始分布。图6c展示了在已经编程许多存储器单元之后的存储器的示例。基本上，单元最初具有“擦除”的阈值电压，且编程将所述电压移动至更高的值，到由验证电平vv1、vv2和vv3划界的三个区之一。以此方式，每个存储器单元可被编程到三个编程状态“1”、“2”和“3”之一，或者在“被擦除”状态中保持未被编程。随着存储器被更多地编程，如图7b所示的“擦除”状态的初始分布将变得更窄，并且擦除状态由状态“0”表示。

具有较高位和较低位的2位码可以用于表示四个存储状态的每个存储状态。例如，状态“0”、“1”、“2”和“3”分别由“11”、“01”、“00”和“10”来表示。可以通过以“全序列”模式感测来从存储器读取2位数据，在“全序列”模式下，通过分别相对于三个子通过(pass)中的读取划界阈值rv1、rv2和rv3而感测来一起感测两个位。

3-dnand结构

现有的二维(2-d)nand阵列的交替布置是三维(3-d)阵列。与沿着半导体晶片的平面表面形成的二维nand阵列相比，三维阵列从晶片表面向上延伸，且通常包括向上延伸的存储器单元的堆或者列。各种三维布置是可能的。在一个布置中，垂直地形成nand串，其一端(例如，源极)在晶片表面且另一端(例如，漏极)在上面。在另一布置中，以u形形成nand串，以使得nand串的两端在顶上可访问，由此促进这种串之间的连接。

图8示出了在垂直方向上(即在垂直于衬底的x-y平面的z方向上延伸)延伸的nand串701的第一示例。形成存储器单元，其中，垂直位线(局部位线)703通过字线(例如，wl0、wl1等)。在局部位线和字线之间的电荷俘获层存储如下电荷，所述电荷影响由耦合至字线环绕的垂直位线(通道)的字线(栅极)形成的晶体管的阈值电压。可以通过形成字线的堆叠且然后蚀刻其中要形成存储器单元的存储器孔来形成这种存储器单元。然后将存储器孔与电荷俘获层连线，且填充适当的局部位线/通道材料(具有用于隔离的适当的介电层)。

如同平面nand串一样，选择栅极705、707位于串的任一端以允许nand串选择性地连接至外部元件709、711或者与所述外部元件隔离。这种外部元件通常是导电线路，诸如服务大量nand串的公共源极线或者位线。垂直nand串可以以与平面nand串类似的方式操作，且slc和mlc操作两者都是可能的。虽然图8示出了具有串联连接的32(0-31)个单元的nand串的示例，但是nand串中单元的数目可以是任何合适的数目。为了清楚没有示出全部单元。将理解形成另外的单元，其中，字线3-29(未示出)与局部垂直位线相交。

不严格地说，3dnand串可通过倾斜图5和图6的相应结构50和210被形成为垂直于x-y平面。在此示例中，每个y-z平面对应于图6的页结构，m这种平面在不同的x位置处。(全局)位线(bl1-m)每个跨顶部走线至相关联的感测ampsa1-m。字线(wl1-n)以及源极和选择线ssl1-n和dsl1-n则以x方向走线，其中nand串在底部连接至公共源极线csl。

图9至图12关注nand类型(更具体地，“bics”类型)的具体单片式三维(3d)存储器阵列，其中更详细地，在单个衬底上方形成一个或多个存储器设备级。图9是这种结构的一部分的，示出了与图5中的页结构中的两种页结构相对应的部分的斜投影，其中，取决于本实施例，这些中的每一个对应于单独块或者同一块的不同“手指”。此处，与位于公共y-z平面中的nand串相反，它们以y方向压扁在一起，从而使得nand串在某种程度上在x方向交错。在顶部，nand串沿着跨越在x方向走线的阵列的多个这种子划分的全局位线(bl)而连接。此处，全局公共源极线(sl)也在x方向跨多个这种结构走线并且连接至nand串的底部的源极，所述源极由用作单独手指的局部公共源极线的局部互连(li)连接。取决于此实施例，全局源极线可跨阵列结构的全部或仅一部分。并非使用局部互连(li)，变体可包括nand串以u型结构形成，其中，所述串自身的一部分向后运行。

至图9的右边的是从所述结构到左边的垂直nand串之一的元件的表示。多个存储器单元在顶部通过漏极选择栅极sgd连接至相关联的位线bl，并且通过相关联的源极选择栅极sds连接至到全局源极线sl的相关联局部源极线li。具有长度大于存储器单元的选择栅极通常是有用的，其中，这可通过具有串联的若干选择栅极来交替实现(如在2013年6月24日提交的美国专利申请号13/925,662中描述的)，从而使得使得对层的加工更均匀。另外，选择栅极被编程为使得其阈值水平被调节。此示例性实施例还包括在末端处不用于存储用户数据的若干虚设单元，因为其到选择栅极的接近度使得它们更易于受到干扰。

图10示出了示例性实施例中的两个块的结构的顶视图。示出了两个块(上面的blk0、下面的blk1)，每个块具有从左到右走线的四个手指。每个电平的字线和选择栅极线也从左到右走线，其中同一块的不同手指的字线共同在“平台(terrace)”处连接，并且然后通过wltr处的字线选择栅极来接收其各电压电平。块中的给定层的字线还可共同在距离平台的远侧连接。选择的栅极线针对每个水平可以是单独的，而非公共的，从而允许单独选择手指。位线被示出为在页上和页下运行并且连接至感测amp电路，其中，取决于实施例，每个感测amp可对应于单个位线或者被多路复用到若干位线。

图11示出了一个块的侧视图，再次，所述块具有四个手指。在此示例性实施例中，nand串的任一端上的选择栅极sgd和sgs由四层形成，其中字线wl在中间，全部形成在cp阱上。通过将其选择栅极设定为电平vsg来选择给定手指，并且字线根据操作偏置，诸如针对所选择的字线的读取电压(vcgrv)以及针对非选择的字线的读通过电压(vread)。相应地，然后可通过设置其选择栅极来切断非选择的手指。

图12展示了单独单元的一些细节。介电核在垂直方向上运行并且由沟道硅层包围，其进而包围隧道介电(tnl)以及然后包围电荷俘获介电层(ctl)。此处，单元的栅极由钨形成，利用钨，其被金属屏障包围并且通过阻挡(blk)氧化物和高k层与电荷俘获层分离。

平均电压带检测和应用

这部分进一步关注存储器系统的控制器电路(100，图1)。更具体地，其认为技术用于向asic控制器提供监测核内部的电压并且使用固件以便更好地管理功率和速度要求的能力。如在背景技术中指出的，通常具有一个或多个电压调节器(核调节器、快闪/主机垫调节器、常规的或其他模式调节器)，所有这些都需要微调并且具有存储在电流上的相应值的集合。以下描述的技术移除了对用于存储相应微调值的一次性可编程存储器的需要，从而节省了成本。虽然此处在存储器控制器的上下文中讨论了这些技术，但是这些技术应用于更普遍的asic上下文中

存储器控制器asic的定时和功耗取决于工艺、电压和温度(pvt)变化。可在asic内部测量工艺和温度，并且可采取校正动作。目前，asic控制器缺乏在运行时间期间测量核和i/o电压的平均电压电平的能力。存在所述能力，但仅存在于测试台上。在封装部分中，控制器没有办法监测电压。

通过允许控制器在运行时间期间测量平均电压电平，控制器的固件可使用此信息来调整用于最佳速度/功率性能的电压。电压检测器在运行时间期间基于此平均电压电平生成信号。示例性实施例使用三位或更多位的数字信号，其中，这些位中的每个位可表示假定10mv或类似的“电压带”。覆盖的范围越大，期望的粒度越精细，或者两者，可使用的位的数量就越大。这些位可关联到一组只读寄存器。控制器的固件可被编程为用于读取这些寄存器并且对电压电平进行解码。然后，其可微调适当的调节器以便升高/降低电压。

图13是示例性实施例的一些元件的简化表示，其中，仅明确地示出了与本讨论相关的元件中的一些元件。存储器系统(诸如存储器卡、固态驱动器等)的控制器电路400具有主机接口405、存储器接口407、以及核部分401。在核内分离出执行固件(fw)的逻辑电路403，其中，出于此讨论的目的单独对其进行表示，虽然更一般地，可由具有控制器核的硬件、软件和固件的某个组合来执行所期望的功能。电压调节器409向核提供调节的电压v核，寄存器以用于其操作。所述调节器基于来自固件403的控制器信号从电压供应水平生成此操作电压。核内部的电压v核由电压检测器电路411监测，所述电压检测器电路将此内部操作电压的平均值与诸如可由带隙电路413提供的参考电平v参考进行比较。基于所述比较，电压检测器411在此示例中生成可在寄存器415中设置的3位信号，固件可从所述寄存器中读取值并且从而微调调节器的输出。虽然此处被示出为用于核，但是类似的安排可用于主机接口、存储器接口、或两者中的i/o电压。

固件可被进一步优化成将温度检测器和工艺检测器(未在图13中示出)连同电压带检测器的状态考虑在内以便优化系统性能。例如，工艺检测器将是环型振荡器，其中，所述振荡器频率将基于给定工艺发生变化。在硬件表征的过程中，可使用针对不同工艺的示波器来表征环型振荡器频率，并且此信息可作为参考由固件来使用以便标识工艺。

此安排具有大量的有用特征。由于电压调节是基于电压检测器确定来微调的，因此无需将微调参数存储在一次性可编程或融合型存储器中，从而节省了区域以及因此节约了成本。其还可提供输入/输出定时改进，因为如果可测量i/o电压，则固件可提升或降低所述i/o电压以便优化系统在运行时间的速度/功率性能。所述安排还可提供泄露优化，因为泄漏电流取决于电压。在待机模式过程中，可通过降低核调节器电压来实现进一步的泄露优化。由于电压检测器将提供平均的电压电平，因此系统将总是处于控制中以便不会将电压降至容许极限以下。进一步地，用于核和i/o电压的这种自调节机制将帮助缓解由于不正确的电压电平引起的故障。

结论

出于图示和描述的目的，已经呈现了上述详细的描述。其并不旨在穷举或将上述内容限制为所披露的精确形式。鉴于上述教导，许多修改和变体是可能的。选择所描述的所述实施例是为了说明所涉及的原理及其实际应用，从而由此使得其他人员能够利用不同的实施例以及具有适合于所考虑到的实际用途的不同修改。旨在由所附权利要求书来限定范围。