非易失性存储装置的制作方法

本发明涉及非易失性存储装置，在该非易失性存储装置中，以阵列排列的方式布置有包括非易失性存储元件的存储单元。

背景技术：

作为非易失性存储器，已知的有reram(resistiverandomaccessmemory；电阻变化型随机存取存储器)、cbram(conductionbridgerandomaccessmemory；导电桥型随机存取存储器)、pcram(phase-changerandomaccessmemory；相变型随机存取存储器)、mram(magnetoresistiverandomaccessmemory；磁阻型随机存取存储器)、sttram(spintransfertorquerandomaccessmemory；自旋转移力矩型随机存取存储器)以及任何其他类型的ram。在reram中，根据电阻状态的变化来存储数据的电阻变化型元件已经被用作非易失性存储元件(例如，参见专利文献1)。

此外，作为使用上述非易失性存储器的存储单元的构造，已知的有1r(1个电阻器)型和1d1r(1个二极管和1个电阻器)型。已知一种交叉点型存储装置：在该交叉点型存储装置中，上述这样的存储单元被布置在多条位线与多条字线的交叉部处。

引用文献列表

专利文献

专利文献1：日本专利申请特开第2009-211735号

技术实现要素：

当在上述的非易失性存储装置中进行数据读取操作时，考虑了以下方法：在施加了读出用电压的状态下，检测来自存储单元的读出电流的相对于读出基准电流的值，或者在施加了读出用电流的状态下，检测来自存储单元的读出电压的相对于读出基准电压的值。同时，在交叉点型存储装置中，位线和字线上存在有配线电阻。此外，因除了待读取的被选存储单元以外的一些未被选存储单元而引起的泄漏电流可能会流经被选位线。这样的配线电阻和泄漏电流会使读出精度降低。

专利文献1提出了一些方法，例如在配线电阻的基础上预先校正驱动器输出电压等；然而，该文献并没有提供关于对驱动器输出电压进行校正的具体电路构造的说明。此外，没有实施针对于泄漏电流的读出补偿。

因此，目前期望提供一种使得提高读出精度成为可能的非易失性存储装置。

根据本发明一个实施例的非易失性存储装置(non-volatilememorydevice)包括：多条位线；多条字线；存储单元阵列，其具有多个存储单元(memorycell)，各所述存储单元包括非易失性存储元件(non-volatilestorageelement)，所述多个存储单元中的各者被布置在所述多条位线与所述多条字线的多个交叉部中的各交叉部处；基准电压生成电路，所述基准电压生成电路产生读出基准电压，所述读出基准电压充当用于判别存储于所述存储单元上的数据值的基准；读出电路，所述读出电路在电流限制型(current-limited)预定读出用电流被施加至所述位线的状态下检测来自所述存储单元的读出电压的相对于所述读出基准电压的值，由此读取存储于所述存储单元上的所述数据值；以及地址补偿电路，所述地址补偿电路根据将要在所述读出电路中被读取的那个存储单元的安置位置来改变所述读出基准电压。

在根据本发明一个实施例的非易失性存储装置中，在电流限制型预定读出用电流被施加至所述位线的状态下检测来自所述存储单元的读出电压的相对于所述读出基准电压的值，由此读出存储于所述存储单元上的所述数据值。此时，所述地址补偿电路根据待读取的那个存储单元的安置位置来改变所述读出基准电压。

根据本发明另一个实施例的非易失性存储装置包括：多条位线；多条字线；存储单元阵列，其具有多个存储单元，各所述存储单元包括非易失性存储元件，所述多个存储单元中的各者被布置在所述多条位线与所述多条字线的多个交叉部中的各交叉部处；基准电流生成电路，其生成读出基准电流，所述读出基准电流充当用于判别存储于所述存储单元上的数据值的基准；读出电路，其在预定读出用电压被施加于所述位线的状态下检测来自所述存储单元的读出电流的相对于所述读出基准电流的值，由此读取存储于所述存储单元上的所述数据值；以及地址补偿电路，其根据所述多个存储单元之中的将要在所述读出电路中被读取的那个存储单元的安置位置来改变所述读出基准电流。

在根据本发明另一个实施例的非易失性存储装置中，在预定读出用电压被施加于所述位线的状态下检测来自所述存储单元的读出电流的相对于所述读出基准电流的值，由此读出存储于所述存储单元上的所述数据值。此时，所述地址补偿电路根据所述多个存储单元之中的待读取的那个存储单元的安置位置来改变所述读出基准电流。

根据本发明一个实施例的非易失性存储装置，在检测来自所述存储单元的读出电压的相对于所述读出基准电压的值时，根据待读取的那个存储单元的安置位置来改变所述读出基准电压，这就使得提高读出精度成为可能。

根据本发明另一个实施例的非易失性存储装置，在检测来自所述存储单元的读出电流的相对于所述读出基准电流的值时，根据待读取的那个存储单元的安置位置来改变所述读出基准电流，这就使得提高读出精度成为可能。

需要注意的是，这里所说明的效果为非限制性的。通过本技术而实现的效果可以是本发明中所说明的效果中的一种或多种。

附图说明

图1是图示了使用电阻变化型元件作为非易失性存储元件的电阻变化型存储元件的第一示例的电路图。

图2是图示了使用电阻变化型元件作为非易失性存储元件的存储元件的第二示例的电路图。

图3是图示了在图1所示的电阻变化型存储元件中利用电压施加/电流感测方法进行读取操作的情况下的电压-电流特性的示例的说明图。

图4是图示了在图2所示的电阻变化型存储元件中利用电压施加/电流感测方法进行读取操作的情况下的电压-电流特性的示例的说明图。

图5是图示了在图2所示的电阻变化型存储元件中利用电流施加/电压感测方法进行读取操作的情况下的电压-电流特性的示例的说明图。

图6是图示了当在图2所示的电阻变化型存储元件中发生电阻变化时的电压-电流特性的示例的说明图。

图7是图示了在图2所示的电阻变化型存储元件中利用电流施加/电压感测方法进行读取操作的情况下的读出误差的示例的说明图。

图8是图示了图7所示的读出误差的校正方法的示例的说明图。

图9是图示了根据本发明第一实施例的非易失性存储装置的构造例的构造图。

图10是图示了存储单元阵列的构造例的电路图。

图11是图示了配备有电压限制器的电流依从性电路(currentcompliancecircuit)的构造例的电路图。

图12是图示了感测放大器电路的构造例的电路图。

图13是图示了在图9所示的非易失性存储装置中的读取操作期间内的初始电压波形的示例的说明图。

图14是图示了跟在图13后的在读取操作期间内的电压波形的示例的说明图。

图15是图示了来自图14所示的读取操作的读出结果的示例的时序图。

图16是图示了根据第二实施例的非易失性存储装置的构造例的构造图。

图17是图示了地址补偿电路的构造例的电路图。

图18是图示了图16所示的非易失性存储装置中的读取操作和读出结果的示例的时序图。

图19是图示了根据第三实施例的非易失性存储装置的构造例的构造图。

图20是图示了电压检测电路的构造例的电路图。

图21是图示了选择元件的电压/电流特性的示例的说明图。

图22是图示了在存储单元阵列内部流动的泄漏电流的示例的说明图。

图23是图示了由泄漏电流造成的电压降的说明图。

图24是图示了在图19所示的非易失性存储装置中的读取操作期间内的电压波形的示例的说明图。

图25是图示了根据第四实施例的非易失性存储装置的构造例的构造图。

图26是图示了在图25所示的非易失性存储装置中的读取操作期间内的电压波形的示例的说明图。

图27是图示了根据第五实施例的非易失性存储装置的构造例的构造图。

图28是图示了位线电压与依从性电流(compliancecurrent)之间的关系的示例的说明图。

图29是图示了在图27所示的非易失性存储装置中的读取操作期间内的电压波形的示例的说明图。

图30是图示了根据第六实施例的非易失性存储装置的主要部分的构造例的电路图。

具体实施方式

在下文中，将参照附图来详细说明本发明的一些实施例。需要注意的是，以下面的顺序给出说明。

0.电阻变化型存储元件的说明

0.1构造(图1和图2)

0.2电压施加/电流感测方法的问题(图3和图4)

0.3电流施加/电压感测方法的问题(图5至图8)

1.第一实施例(包括电压限制器的电流施加/电压感测方法的非易失性存储装置)(图9至图15)

1.1构造

1.1.1非易失性存储装置的总体构造例(图9和图10)

1.1.2配备有电压限制器的电流依从性电路的构造例(图11)

1.1.3感测放大器电路的构造例(图12)

1.2操作

1.2.1读取操作(图13至图15)

1.3效果

2.第二实施例(包括地址补偿电路的非易失性存储装置)(图16至图18)

2.1构造

2.1.1非易失性存储装置的总体构造例(图16)

2.1.2地址补偿电路的构造例(图17)

2.2操作

2.2.1读取操作(图18)

2.3效果

3.第三实施例(包括泄漏补偿电路的非易失性存储装置)(图19至图24)

3.1构造

3.1.1非易失性存储装置的总体构造例(图19)

3.1.2电压检测电路的构造例(图20)

3.2操作

3.2.1读取操作(图21至图24)

3.3效果

4.第四实施例(包括时间控制型电流依从性功能的非易失性存储装置)(图25和图26)

4.1构造

4.1.1非易失性存储装置的总体构造例(图25)

4.2操作

4.2.1读取操作(图26)

4.3效果

5.第五实施例(包括位线电压控制型电流依从性功能的非易失性存储装置)(图27至图29)

5.1构造

5.1.1非易失性存储装置的总体构造例(图27)

5.2操作

5.2.1读取操作(图28至图29)

5.3效果

6.第六实施例(电压施加/电流感测方法的非易失性存储装置)(图30)

6.1构造和操作

6.2效果

7.其他实施例

0.电阻变化型存储元件的说明

[0.1构造]

图1图示了使用电阻变化型元件vr作为非易失性存储元件的电阻变化型存储元件的第一示例。图2图示了电阻变化型存储元件的第二示例。

图1所示的电阻变化型存储元件被构造成具有1t1r(1个晶体管和1个电阻器：1transistorand1resistor)型的存储单元mc，该存储单元mc包括电阻变化型元件vr和三端子mos(金属氧化物半导体：metal-oxidesemiconductor)晶体管te。mos晶体管te的栅极端子被连接至字线wl；mos晶体管te的漏极端子被连接至位线bl；且mos晶体管te的源极端子通过电阻变化型元件vr被连接至源极线sl。位线bl和源极线sl上分别存在着配线电阻rbl和rsl。此外，位线bl和源极线sl上还分别存在着寄生电容cbl和csl。

当使用1t1r型电阻变化型存储元件来构造存储单元阵列时，需要位线bl、字线wl和源极线sl这三种配线线路。这使得难以实现存储单元mc的高密度安置，而存储单元mc的高密度安置正是交叉点型存储装置的有益特征。1t1r型允许使用字线wl来控制存储单元mc的电流值。这使得能够抑制当电阻变化型元件vr的电阻发生改变时在位线bl和字线wl上的电压的变化。

图2所示的电阻变化型存储元件被构造成具有1s1r(1个选择器和1个电阻器：1selectorand1resistor)型的存储单元mc，在该存储单元mc中，电阻变化型元件vr和选择元件se串联连接。需要注意的是，图2图示了作为1s1r型存储单元mc的1d1r(1个二极管和1个电阻器：1diodeand1resistor)型的存储单元mc的构造：该1d1r型的存储单元mc将二极管用作选择元件se。

交叉点型存储装置是通过将这样的1d1r型的存储单元mc布置在多条位线bl与多条字线wl的交叉部处而被构成的。在这样的交叉点型存储装置中，位线bl被连接至电阻变化型元件vr的一端，且字线wl被连接至选择元件se的一端。位线bl和字线wl上分别存在着配线电阻rbl和rwl。此外，位线bl和字线wl上还分别存在着寄生电容cbl和cwl。

作为对存储在非易失性存储装置中的存储单元mc上的数据值进行读取的方法，可使用电压施加/电流感测方法和电流施加/电压感测方法。在电压施加/电流感测方法中，在将读出用电压施加于位线bl的状态下检测来自存储单元mc的读出电流的相对于读出基准电流iref的值，由此读取所述数据值。在电流施加/电压感测方法中，在将读出用电流施加于位线bl的状态下检测来自存储单元mc的读出电压的相对于读出基准电压vref的值，由此读取所述数据值。

在下文中，提供关于上述各感测方法的问题的说明。

[0.2电压施加/电流感测方法的问题]

图3图示了在图1所示的1t1r型电阻变化型存储元件中利用电压施加/电流感测方法进行读取操作的情况下的电压-电流特性的示例。需要注意的是，图3图示了电阻变化型元件vr和mos晶体管te各自的电压-电流特性。mos晶体管te的特性表现出线性区的特性。图4图示了在图2所示的1d1r型电阻变化型存储元件中利用电压施加/电流感测方法进行读取操作的情况下的电压-电流特性的示例。需要注意的是，图4图示了电阻变化型元件vr和选择元件se各自的电压-电流特性。选择元件se的特性显现出二极管的特性。

在该电阻变化型存储元件中，电阻变化型元件vr的电阻状态变为高电阻状态和低电阻状态。例如，待存储的数据值可以在高电阻状态下被判别为“0”且在低电阻状态下被判别为“1”。如图3和图4所示，读出基准电流iref与来自电阻变化型元件vr的读出电流值之间的比较使得判别电阻变化型元件vr的电阻状态并扩展到判别数据值成为可能。

如图3所示，在电压施加/电流感测方法中，1t1r型使得借助于其晶体管特性来实现在低电流下的检测成为可能。与此相比，在1d1r型中，如图4所示，当电阻变化型元件vr处于低电阻状态时，可能流过大电流。在交叉点型存储装置中，为了实现高密度的存储单元阵列，如在1d1r型中所创建的，双端子选择元件se通常可以代替三端子mos晶体管te而被用作选择元件se。因此，选择元件se在读取操作期间内不具有电流限制能力。在1d1r型中，经受读取操作的电阻变化型元件vr具有大幅度的电阻值，且因此如图4所示，可能根据电阻值而流过大电流，该大电流可能造成元件破坏或特性劣化。

[0.3电流施加/电压感测方法的问题]

(读出电压增大)

图5图示了在图2所示的1d1r型电阻变化型存储元件中利用电流施加/电压感测方法进行读取操作的情况下的电阻变化型元件vr的电压-电流特性的示例。

如图5所示，在电流施加/电压感测方法中，在电流限制型恒定电流的预定读出用电流(读出用依从性电流icomp)被施加至位线bl的状态下检测来自存储单元mc的读出电压的相对于读出基准电压vref的值，由此读取存储在该存储单元mc上的数据值。在这种情况下，读出电压值变为流经电阻变化型元件vr的电流与电阻变化型元件vr的电阻值的乘积(ir乘积)。

图6图示了当在图2所示的1d1r型电阻变化型存储元件中发生电阻变化时的电阻变化型元件vr的电压-电流特性的示例。当在1d1r型电阻变化型存储元件中使用电流施加/电压感测方法进行读取操作时，经受读取操作的电阻变化型元件vr可以具有跨越数个数量级的宽范围的电阻值，该宽范围的电阻值可能造成当电阻变化型元件vr处于高电阻状态时的高电压施加。例如，如图6所示，当在电阻变化型元件vr中发生极高电阻状态变化时，可以施加高电压。在这种情况下，如将在下文说明的第一实施例中创建的，可以优选地对来自存储单元mc的读出电压施加电压限制。

(读出误差)

图7图示了在图2所示的1d1r型电阻变化型存储元件中利用电流施加/电压感测方法进行读取操作的情况下的读出误差的示例。如图7所示，在电流施加/电压感测方法中，例如由于位线bl的配线电阻rbl和字线wl的配线电阻rwl以及半被选单元mcb的泄漏电流ileak，低电阻状态下的读出电压可能增大到超过读出基准电压vref，这可能造成读出误差。

图8图示了图7所示的读出误差的校正方法的示例。与将在下文中说明的第二实施例和第三实施例一样，可以通过基于读取地址对配线电阻rbl和rwl进行补偿、基于电压检测对泄漏电流ileak进行补偿或任何其他补偿来防止基于读出基准电压vref的读出误差。

在下文中，提供关于读出误差的更详细说明。

当在电流施加/电压感测方法中将读出基准电压vref固定在某一相同电压时，由于要被选择的位线bl和要被选择的字线wl的地址，可能发生由ir乘积表示的电压降，并且即使读取具有相同电阻值的电阻变化型元件vr，也可能读取根据地址而不同的位线电压，不同的位线电压可能造成不同读取结果的可能性。

这里，电阻变化型元件vr具有通过在写入操作中施加相同极性的电压来实现写入和擦除的单极型，和通过施加相反极性的电压来实现写入和擦除的双极型。

在单极型中，把将要施加于被选存储单元mc(被选单元mca)的电压的值的一半的电压施加于布置在被选位线bl与未被选字线wl之间的存储单元mc(半被选单元mcb)。此时，半被选单元mcb中存在着不确定比例的高电阻状态下的单元和低电阻状态下的单元。半被选状态下的泄漏电流ileak可以在高电阻状态下的单元与低电阻状态下的单元之间显著不同，这也可能造成全体位线bl的泄漏电流ileak变得不确定。结果，即使读取相同的读取地址，已经被事先写入半被选单元mcb的数据也可能造成ir乘积变得不同，且因此可以读取不同的位线电压，不同的位线电压可能造成不同读取结果的可能性。

除了上述的单极型的情况以外，在双极型的情况下，泄漏电流ileak也可以流经布置在被选位线bl与未被选字线wl之间的半被选单元mcb。上述的位线bl的配线电阻rbl和字线wl的配线电阻rwl以及流经半被选单元mcb的泄漏电流ileak均具有各自的温度特性，且因此ir乘积可能由于温度差异而不同。结果，可以读取不同的位线电压，不同的位线电压可能造成不同读取结果的可能性。

由于上述的配线电阻rbl和rwl、泄漏电流ileak和温度的组合，要被读取的地址中的ir乘积可能不同，ir乘积的不同可能造成待输出的位线电压将会变化的可能性。结果，当使用相同的读出基准电压vref时，可能难以处理根据每种情况而变化的位线电压。

需要注意的是，在电压施加/电流感测方法中也可能发生类似的读出误差。流经位线bl的电流可能根据读取地址而不同，且固定的读出基准电流iref的使用可能在依靠读取地址来判断电阻状态的阈值中产生差异，该差异可能造成在该种情况下的读出误差。

(其他问题)

在使用双端子选择元件se的交叉点型存储装置中，当读取操作前的存储单元mc处于未被选择状态时，连接至位线bl、用来将电流限制到固定水平且还用来施加这样的电流的元件在不饱和区中操作。然而，当选择选择元件se时，电流流经存储单元mc且用于电流限制的元件过渡到饱和区，从而导致源极与漏极之间的状态转变为高阻抗状态。因此，存储在位线bl的寄生电容cbl中的电荷通过存储单元mc而被排放至字线wl。此时，选择元件se从未被选状态至被选状态的过渡通常快速地进行，且因此可能会流过瞬时电流，该瞬时电流可能提高位线bl将会瞬时地转变为高电压状态的可能性。

在交叉点型存储装置中，在读取操作和写入操作前，通常将与最大写入电压的一半相等的共用电压vcommon施加于位线bl和字线wl这两者，以便主要使泄漏电流ileak最小化。在从这样的状态开始的读取操作起始的时候，当从共用电压vcommon开始对位线bl进行充电时，先前已经累积在位线bl的寄生电容cbl上的不确定电荷可能提高在读取操作的前期阶段内如上所述的位电压的无意增大的可能性。这导致过多的电流流经电阻变化型元件vr，过多的电流可能造成特性劣化。

因此，如将在下文说明的第一实施例中的图13至图15所示，优选地，可以在把用于选择待读取的存储单元mc的被选位线和被选字线设定为接地电位vss以一次地使所述被选位线和所述被选字线放电后，对所述被选位线进行充电直至达到读出电压。

此外，当使用用于电压感测的小电流进行充电直至位线bl达到一个允许相对于读出基准电压vref进行感测的预定电压时，根据位线bl固有的寄生电容cbl，充电通常可能花费很多时间，这可能提高更长读取时间的可能性。与此相反，当简单地增大电流时，过量的电流不必要地流经电阻变化型元件vr，过量的电流可能造成元件特性劣化。

因此，如将在下文中说明的第四实施例和第五实施例提到的，优选地，可以在被选位线的充电期间内改变读出用电流的电流限制值。

1.第一实施例

在本实施例中，通过以使用上述1d1r型电阻变化型存储元件的非易失性存储装置作为示例来提供说明。此外，通过以使用上述的电流施加/电压感测方法的情况作为示例来说明读取方法。

[1.1构造]

(1.1.1非易失性存储装置的总体构造例)

图9图示了根据本发明第一实施例的非易失性存储装置1的总体构造例。非易失性存储装置1可以包括控制电路10、存储单元阵列11、位线解码器12、字线解码器13、配备有电压限制器的电流依从性电路14、读取/写入电路15和基准电压生成电路16。

存储单元阵列11可以是这样的交叉点型存储单元阵列：在该存储单元阵列中，存储单元mc被垂直地布置在多条位线bl与多条字线wl的多个交叉部处。存储单元mc均可以包括串联连接的非易失性电阻变化型元件vr和双端子选择元件se。图10图示了存储单元阵列的等效电路图。图10图示了存储单元mc被布置在三条位线bl0、bl1和bl2与三条字线wl0、wl1和wl2的交叉部处的示例；然而，位线bl的数量、字线wl的数量和存储单元mc的数量不限于所示示例中的数量。

在存储单元阵列11中，可以将数据写入由从外部输入的地址指定的存储单元mc。此外，可以读取存储在由输入的该地址指定的存储单元mc上的数据。可以通过电阻变化型元件vr的电阻状态来判别将要存储在存储单元mc上的数据值。例如，可以在高电阻状态下将数据值判别为“0”，且在低电阻状态下将数据值判别为“1”。

来自外部的控制信号和表明地址的信号可以被输入至控制电路10。此外，读取数据和写入数据可以被输入至控制电路10和读取/写入电路15，并且可以从控制电路10和读取/写入电路15输出。读取/写入电路15可以对将要存储在存储单元阵列11上的数据进行写入操作，并且可以对已经存储在存储单元阵列11上的数据进行读取操作。读取/写入电路15例如可以使用上述的电流施加/电压感测方法来实施数据读取操作。

位线解码器12可以被连接至存储单元阵列11的各条位线bl，以通过从地址线输入的列地址来选择相应的位线bl(被选位线)。此外，此时没有被选择的所有位线bl被称为未被选位线。

字线解码器13可以被连接至存储单元阵列11的各条字线wl，以通过从地址线输入的行地址来选择相应的字线wl(被选字线)。此外，此时没有被选择的所有字线wl被称为未被选字线。

基准电压生成电路16可以产生某一固定的读出基准电压vref。当在将读出用电流载荷施加于被选位线后而产生的电压高于读出基准电压vref时，它可以表明高电阻状态(0)，且当该电压低于读出基准电压vref时，它可以表明低电阻状态(1)。

(1.1.2配备有电压限制器的电流依从性电路的构造例)

配备有电压限制器的电流依从性电路14可以将流经位线bl的电流限制为设定值，且也可以将电压限制至不超过固定上限。图11图示了配备有电压限制器的电流依从性电路14的电路示例。

如图11所示，配备有电压限制器的电流依从性电路14可以包括电流依从性电路31和电流限制器电路32。电流依从性电路31可以具有pmos(p沟道金属氧化物半导体)晶体管t11和t12以及恒流源33，pmos晶体管t11和t12的栅极端子彼此连接。电流限制器电路32可以具有nmos(n沟道金属氧化物半导体)晶体管t13。电流限制器电路32可以被连接至位线bl。

晶体管t11、t12和恒流源33可以构成电流镜电路。当晶体管t11在饱和区中操作时，恒流源33的恒定电流可以作为用于读取操作的依从性电流icomp被供给至位线bl。与预定限制电压vlimit和预定阈值电压vth的和相等的电压可以被供给至晶体管t13的栅极端子。当读出电压vout达到预定限制电压vlimit时，晶体管t13可以在饱和区中操作，且读出电压vout可能不会增大到超过限制电压vlimit。

(1.1.3感测放大器电路的构造例)

读取/写入电路15可以具有驱动电路，该驱动电路施加预定电压作为与被选位线连接的配备有电压限制器的电流依从性电路14的电源。读取/写入电路15也可以包括感测放大器电路40，感测放大器电路40将读取操作后的被选位线电压与读出基准电压vref进行比较以根据电阻值来输出0或1的数据值。图12图示了感测放大器电路40的示例。

如图12所示，感测放大器电路40可以包括pmos晶体管t21和t22、nmos晶体管t23和t24以及nmos晶体管t25，pmos晶体管t21和t22的栅极端子彼此连接。晶体管t21和t22可以被连接至电源以及晶体管t23和t24。晶体管t23和t24可以被连接至晶体管t21、t22和晶体管t25。来自位线bl的电压可以被输入至晶体管t23的栅极端子。读出基准电压vref可以被输入至晶体管t24的栅极端子。

感测放大器电路40可以被构造为差分感测放大器。晶体管t21和t22可以构成电流镜电路。晶体管t23和t24可以是差分对。晶体管t25可以是使感测放大器电路40转变为操作状态的开关，且操作使能信号vb可以被输入至晶体管t25的栅极端子。

感测放大器电路40可以对输入至晶体管t23和t24的栅极端子的电压进行比较，且当晶体管t23的栅极电压高于晶体管t24的栅极电压时，感测放大器电路40可以将感测结果“低”作为检测值sout输出。当晶体管t23的栅极电压低于晶体管t24的栅极电压时，感测放大器电路40可以将感测结果“高”作为检测值sout输出。

[1.2操作]

(1.2.1读取操作)

图13图示了在图9所示的非易失性存储装置1中的读取操作期间内的初始电压波形的示例。图14图示了跟在图13后的在读取操作期间内的电压波形的示例。图15图示了来自图14所示的读取操作的读出结果的示例。在图13至图15的各者中，横轴表示时间，且纵轴表示电压值或信号值。

首先，在读取操作前，读取/写入电路15可以通过位线解码器12和字线解码器13将所有的位线bl和字线wl驱动至共用电压vcommon(图13)。接着，读取/写入电路15可以通过位线解码器12和字线解码器13，把用于选择将要受到读取操作的存储单元mc的被选位线和被选字线驱动至接地电位vss(图13)以一次地使被选位线和被选字线放电。

随后，读取/写入电路15可以对被选位线进行充电直至达到读出电压vout(图14)。读出电压vout可以通过所述配备有电压限制器的电流依从性电路14而被限制至预定上限。一旦被选位线的电压达到被选存储单元mc的读出电压vout，读取/写入电路15就可以通过读出电压是高于还是低于通过基准电压生成电路16产生的读出基准电压vref来判断存储在存储单元mc上的数据值是0还是1(图15)。图15的下部图示了要被输入至读取/写入电路15的感测放大器电路40的操作使能信号(sa使能(saenable))和要被输出的作为读出结果的检测值sout的时序图的示例。

[1.3效果]

根据本实施例，通过所述配备有电压限制器的电流依从性电路14来限制读出电压vout的上限，这使得在读取操作期间内抑制过高电压被施加于电阻变化型元件vr成为可能。此外，把被选位线和被选字线驱动至地电压vss以一次地使被选位线和被选字线放电之后，对所述被选位线进行充电直至达到读出电压vout，这使得在读取操作的前期阶段内抑制电压的无意增大成为可能。

需要注意的是，这里所述的效果仅是示例性的和非限制性的，且本发明的效果可以是其他效果或还可以包括其他效果。这适用于其他随后的实施例和变型例。

2.第二实施例

接着，提供关于本发明的第二实施例的说明。在下文中，适当地省略关于具有与上述第一实施例中的构造和工作类似的构造和工作的组件部分的说明。

[2.1构造]

(2.1.1非易失性存储装置的总体构造例)

图16图示了根据本发明第二实施例的非易失性存储装置1-1的总体构造例。非易失性存储装置1-1还可以包括添加至图9所示的非易失性存储装置1的构造中的地址补偿电路17。表明地址的信号可以被输入至地址补偿电路17。任何其他的构造可以大致类似于图9所示的非易失性存储装置1的构造。同样在本实施例中，通过以使用上述1d1r型电阻变化型存储元件的非易失性存储装置作为示例来提供说明。此外，通过以使用上述电流施加/电压感测方法的情况作为示例来说明读取方法。

在电流施加/电压感测方法中，在通过施加读出用电流来读取由被选单元mca的ir乘积表示的读出电压vout时，被选位线的配线电阻rbl和被选字线的配线电阻rwl是不可忽略的。每单个单元的配线电阻rbl和rwl可以是几乎相同的，且因此就被选单元mca而言，通过配线电阻rbl和rwl获得的ir乘积可以与地址成线性比例。该ir乘积可能造成施加于被选单元mca的电压降低，从而也导致读出电压vout降低。因此，当使用固定的读出基准电压vref来感测降低的读出电压vout时，如上述的图7所示，很有可能将本来该被判断为高电阻状态的存储单元mc错误地判断为低电阻状态。

因此，在本实施例中，地址补偿电路17可以以根据待读取的存储单元mc的安置位置(地址)来改变读出基准电压vref的方式进行控制。

(2.1.2地址补偿电路的构造例)

图17图示了地址补偿电路17的构造例。如图17所示，地址补偿电路17可以包括基准电压发生器41、运算放大器op1、pmos晶体管t30和梯形电阻器电路43。梯形电阻器电路43可以具有多个伪电阻器r10和多个开关sw10。

地址补偿电路17允许读出基准电压vref根据被选列地址(位线bl的地址)和被选行地址(字线wl的地址)而变化。基准电压发生器41可以产生例如由带隙电压基准产生的基准电压。运算放大器op1和晶体管t30可以产生从通过基准电压发生器41产生的基准电压中分割出来的读出基准电压vref。可以以这样的方式获得来自基准电压的分压比：通过地址解码器42对从位线bl的地址和字线wl的地址的总和而获得的位数进行解码，并且切换梯形电阻器电路43的开关sw。梯形电阻器电路43的伪电阻器r10可以被设置为数量等于位线bl的地址和字线wl的地址的实际总和。例如，当存储单元阵列11使用(1024条位线bl)×(1024条字线wl)的构造时，2048个伪电阻器r10可以串联连接以用作存储单元阵列11的虚拟体。

[2.2操作]

(2.2.1读取操作)

图18图示了图16所示的非易失性存储装置1-1中的读取操作和读出结果的示例。在图18中，横轴表示时间，且纵轴表示电压值或信号值。图18的下部图示了要被输入至读取/写入电路15的感测放大器电路40的操作使能信号(sa使能)和要被输出的作为读出结果的检测值sout的时序图的示例。

本实施例中的读取操作可以大致类似于上述第一实施例中的读取操作；然而，如图18所示，地址补偿电路17根据被选地址而使读出基准电压vref变化。这确保了补偿读出电压vout的变化。这使得以如图8所示的方式校正如上述的图7所示的读出误差成为可能。

[2.3效果]

根据本实施例，根据待读取的存储单元mc的安置位置来改变读出基准电压vref，这允许提高读取精度。根据本实施例，可以补偿因配线电阻rbl和rwl而造成的读出电压vout的相对于读取地址的变化，从而允许抑制读出误差。

3.第三实施例

接着，提供关于本发明的第三实施例的说明。在下文中，适当地省略关于具有与上述第一实施例或上述第二实施例中的构造和工作类似的构造和工作的任何组件部分的说明。

[3.1构造]

(3.1.1非易失性存储装置的总体构造例)

图19图示了根据本发明第三实施例的非易失性存储装置1-2的总体构造例。非易失性存储装置1-2可以在图16所示的非易失性存储装置1-1的构造中还包括位线电压检测电路18和字线电压检测电路19。此外，非易失性存储装置1-2可以包括代替地址补偿电路17的地址及泄漏补偿电路17a。任何其他的构造可以大致类似于图16所示的非易失性存储装置1-1的构造。同样在本实施例中，通过以使用上述1d1r型电阻变化型存储元件的非易失性存储装置作为示例来提供说明。此外，通过以使用上述电流施加/电压感测方法的情况作为示例来说明读取方法。

地址及泄漏补偿电路17a可以是除了进行上述第二实施例中的地址补偿之外还进行泄漏补偿的电路。在交叉点型存储装置中，选择元件se可能必须具有如图21所示的特性(在双极型电阻变化型元件vr的情况下)。这里，在共用电压vcommon等于用来驱动被选位线电压的电压vsel的一半的情况下，当将高达电压vsel的电压施加于被选位线时，要被施加于布置在被选位线与未被选字线之间的半被选单元mcb的电压可以变成共用电压vcommon，且此时流动的电流可以变成ihalf。

流出被选位线的电流和流入被选字线的泄漏电流ileak可以变成半被选单元的电流的总量。然而，该电流可以根据各个半被选单元mcb内部的电阻变化型元件vr是处于高电阻状态还是处于低电阻状态的比例而显著不同。结果，在被选单元mca的电流施加/读取操作中，除了由配线电阻rbl和rwl获得的ir乘积之外，还由于全体半被选单元mcb的泄漏电流ileak以及就被选单元mca而言的路径中的半被选单元mcb造成的泄漏电流ileak，被选单元mca的ir乘积可以随着地址增加而非线性增大。

为了处理这种情况，在选择待读取的单元的操作之前，可以检测由半被选单元mcb造成的被选位线和被选字线的全体泄漏电流ileak，以使用检测到的电流值来校正读出基准电压vref。这不可能获得针对各地址的ir乘积；然而，可以通过平均地校正全体读出基准电压vref来进一步提高上述第二实施例中的地址补偿电路17的精度。

图22图示了流经存储单元阵列11内部的半被选单元mcb的泄漏电流ileak的示例。例如，在图22的示例中，被选单元mca可以是位线bl1与字线wl1的交叉点。v/2可以被施加于未被选线(bl0、bl2、wl0和wl2)；v可以被施加于被选位线bl1；且0v可以被施加于被选字线wl1。此外，v可以被施加于被选单元mca，而v/2或–v/2可以被施加于半被选单元mcb，且相应的电流可以流动。

(3.1.2电压检测电路的构造例)

位线电压检测电路18可以检测多条位线bl中的每条位线bl的在相对于读取/写入电路15的远端处的位线电压(远端电压)。字线电压检测电路19可以检测多条字线wl中的每条字线wl的在相对于读取/写入电路15的远端处的字线电压(远端电压)。

图20图示了源级跟随电路作为可适用于位线电压检测电路18和字线电压检测电路19的电压检测电路的示例。该电压检测电路可以输出针对位线bl或字线wl的远端电压而言的不同电压以校正读出基准电压vref。

如图20所示，位线电压检测电路18和字线电压检测电路19中的各者可以包括pmos晶体管t31、nmos晶体管t32和电流源34。用于接通/断开该电压检测电路的操作的信号enable可以被输入至晶体管t31的栅极端子。需要注意的是，可以省略晶体管t31，且可以进行恒定检测操作。位线bl或字线wl的远端电压可以被输入至晶体管t32的栅极端子。晶体管t32和电流源34可以构成源极跟随电路。输入转变为高阻抗状态，这可能不会影响位线bl和字线wl中的电压和电流。

[3.2操作]

(3.2.1读取操作)

在本实施例中，可以通过位线电压检测电路18和字线电压检测电路19检测由流经位线bl和字线wl的泄漏电流ileak造成的电压降。地址及泄漏补偿电路17a可以在检测结果的基础上校正读出基准电压vref。

在非易失性存储装置1-2中，在读取操作前，可以将所有的位线bl和字线wl驱动至共用电压vcommon。在读取操作开始时，可以将高于共用电压vcommon的电压同时施加于被选位线和被选字线。此时，布置在被选位线和被选字线的远端处的位线电压检测电路18和字线电压检测电路19可以检测各条线中的降低后的电压。由配线电阻rbl和rwl造成的电压降可以是恒定的，且因此可以通过减去这样的量来检测各泄漏电流ileak。图23图示了此时的操作。此外，图24图示了非易失性存储装置1-2中的读取操作的示例。在图23和图24的各者中，横轴表示时间，且纵轴表示电压值。

如图23所示的远端电压可以被输入至图20所示的检测电路以补偿泄漏电流。通过将检测到的这样的泄漏电流值的反馈提供给地址及泄漏补偿电路17a，可以进一步校正地址得到补偿的读出基准电压vref。随后的读取操作可以大致类似于上述第一实施例或上述第二实施例中的读取操作。需要注意的是，可以通过配备有电压限制器的电流依从性电路14将高电阻状态下的读出电压vout限制到如图24所示的预定限制电压vlimit。

[3.3效果]

根据本实施例，除了进行地址补偿之外，还进行泄漏补偿，这使得以更高的精度防止读出误差成为可能。

4.第四实施例

接着，提供关于本发明的第四实施例的说明。在下文中，适当地省略关于具有与上述的第一实施例至第三实施例的构造和工作类似的构造和工作的任何组件部分的说明。

[4.1构造]

(4.1.1非易失性存储装置的总体构造例)

图25图示了根据本发明第四实施例的非易失性存储装置1-3的总体构造例。非易失性存储装置1-3可以在图19所示的非易失性存储装置1-2的构造中还包括时序控制电路20。任何其他的构造可以大致类似于图19所示的非易失性存储装置1-2的构造。同样在本实施例中，通过以使用上述1d1r型电阻变化型存储元件的非易失性存储装置作为示例来提供说明。此外，通过以使用上述电流施加/电压感测方法的情况作为示例来说明读取方法。

时序控制电路20可以是在被选位线的充电期间内改变读出用电流的电流限制值的电流控制电路。

[4.2操作]

(4.2.1读取操作)

在上述的第三实施例中，把要被供给至位线bl的读出用电流限制至小水平，如图24所示，这通常可能会延迟位线bl的电压的增大。本实施例中的读取操作可以大致类似于上述第三实施例中的读取操作，但是不同之处在于，电流载荷可以在选择元件se转变为被选状态前立即改变。图26图示了本实施例中的读取操作。在图26中，横轴表示时间，且纵轴表示电压值。如图26所示，可以以放宽读出用电流的电流限制直至位线bl的电压升高至一定程度的方式进行控制。

当通过施加恒定的读出用电流来获得被选单元mca的ir乘积时，电流可以是与写入或擦除操作相同方向上的电流。因此，在读取操作期间内，可以施加非常少量的电流以使由电流造成的特性劣化的影响最小化。与此同时，在升高在读取操作的前期阶段内接地至接地电位vss的被选位线的电压直至选择元件se被选择且读出电压vout被输出的情况下，当如上所述地使用非常少量的电流载荷进行充电时，该充电可能根据位线bl的寄生电容cbl而花费很多时间。

为了处理这种情况，可以增大读出用电流的限制值，或可以直至被选位线的电压升高至允许选择元件se供给电流的水平才限制读出用电流。随后，在选择选择元件se且电流流经电阻变化型元件vr前，可以将读出用电流限制为预定电流值。此时，在经过由时序控制电路20确定的时间后，可以改变限制电流值。这种方法允许加速被选位线的充电，这使得减少读取时间成为可能。

[4.3效果]

根据本实施例，电流限制值的基于时间的控制使得加速由于限制读出用电流而减慢的读取时间成为可能，从而缩短了读取时间。

5.第五实施例

接着，提供关于本发明的第五实施例的说明。在下文中，适当地省略关于具有与上述的第一实施例至第四实施例的构造和工作类似的构造和工作的任何组件部分的说明。

[5.1构造]

(5.1.1非易失性存储装置的总体构造例)

图27图示了根据本发明第五实施例的非易失性存储装置1-4的总体构造例。非易失性存储装置1-4可以在图25所示的非易失性存储装置1-3的构造中还包括代替时序控制电路20的依从性电流控制电路21。任何其他的构造可以大致类似于图25所示的非易失性存储装置1-3的构造。同样在本实施例中，通过以使用上述1d1r型电阻变化型存储元件的非易失性存储装置作为示例来提供说明。此外，通过以使用上述电流施加/电压感测方法的情况作为示例来说明读取方法。

依从性电流控制电路21可以是根据被选位线的位线电压变化来改变读出用电流的电流限制值的电流控制电路。

[5.2操作]

(5.2.1读取操作)

在上述的第四实施例(图25和图26)中，提供了关于使用时序控制电路20改变限制电流的方法的说明。在该方法中，可能有必要在通过时序控制选择选择元件se前改变限制电流。当在选择选择元件se后做出这样的改变时，这可能造成存储单元mc的状态反转、存储单元mc自身的破坏或特性劣化，且因此可能需要具有裕度的时序控制。

本实施例涉及这样的方法：在该方法中，限制电流值遵循被选位线的电压，且限制电流值随着被选位线的电压增大而变得更接近于读出限制电流值。

图28图示了位线电压与依从性电流之间的关系。当被选位线的电压是0v时，依从性电流值可以表现出最大值。依从性电流值可以随着被选位线的电压增大而更接近于读出用电流值(读出用依从性电流icomp)，且可以在电压达到存储单元mc的被选电压前变成读出用电流值。该方法消除了如上述第四实施例中创建的时序控制的必要性，且允许加速被选位线的充电。

图29图示了本实施例中的读取操作。在图29中，横轴表示时间，且纵轴表示电压值。本实施例中的读取操作可以大致类似于上述第三实施例中的读取操作，但是不同之处在于，如图29所示，电流载荷可以随着被选位线的电压而变化且可以在选择元件se转变为被选状态前变成读出用电流载荷。

[5.3效果]

根据本实施例，响应于被选位线的位线电压变化来改变读出用电流的电流限制值，这使得缩短读取时间成为可能。

6.第六实施例

接着，提供关于本发明的第六实施例的说明。在下文中，适当地省略关于具有与上述的第一实施例至第五实施例的构造和工作类似的构造和工作的任何组件部分的说明。

[6.1构造和操作]

上述第二实施例(图16至图18)中的地址补偿方法也适用于电压施加/电流感测方法的非易失性存储装置。

与使用如图1所示的1t1r型电阻变化型存储元件的非易失性存储装置一样，即使在电压施加/电流感测方法(图3)中，也将会由于因要被选择的位线bl和字线wl的地址造成的配线电阻rbl和rwl的差异而产生输出电流值的差异。此时，可以通过使用上述第二实施例中的地址补偿电路17、以在电压施加/电流感测方法中响应于地址而校正读出基准电流iref的方式来抑制由地址造成的任何读出误差。

图30图示了可适用于电压施加/电流感测方法的地址补偿型基准电流生成电路50的构造。地址补偿型基准电流生成电路50可以包括基准电流发生器51、运算放大器op11、电阻器r20、nmos晶体管t40、pmos晶体管t41和t42、多个pmos晶体管t51、t52…t5i以及开关sw20。晶体管t40的栅极端子可以被连接至运算放大器op11的输出端子。晶体管t41和t42的栅极端子可以彼此连接。开关sw20可以被设置用于各个pmos晶体管t51、t52…t5i。多个pmos晶体管t51、t52…t5i可以被设置为数量对应于位线bl的地址数量和字线wl的地址数量。

基准电流发生器51、运算放大器op11、晶体管t40和电阻器r20可以生成读出基准电流iref。晶体管t41和t42可以构成电流镜电路。当不进行地址校正时，晶体管t42的输出可以变成基极的读出基准电流iref。可以以这样的方式根据地址来校正读出基准电流iref：通过地址解码器52切换多个pmos晶体管t51、t52…t5i的栅极，并且导通的这些晶体管与晶体管t41一起构成电流镜电路。

[6.2效果]

根据本实施例，在电压施加/电流感测方法中，根据待读取的存储单元mc的安置位置来改变读出基准电流iref，这使得提高读出精度成为可能。根据本实施例，可以补偿由配线电阻rbl和rwl造成的读出用电流的相对于读出地址的变化，且可以抑制任何读出误差。

7.其他实施例

通过本发明实现的技术不限于上述的各实施例的说明，且可以以各种方式得到修改。

例如，根据本发明的非易失性存储装置也可适用于除了电阻变化型存储装置(reram)以外的任何存储装置，诸如cbram、pcram、mram和sttram等。

此外，例如，本发明可以被如下地构造。

(1)一种非易失性存储装置，其包括：

多条位线；

多条字线；

存储单元阵列，其具有多个存储单元，各所述存储单元包括非易失性存储元件，所述多个存储单元中的各者被布置在所述多条位线与所述多条字线的多个交叉部中的各交叉部处；

基准电压生成电路，其产生读出基准电压，所述读出基准电压充当用于判别存储于所述存储单元上的数据值的基准；

读出电路，其在电流限制型预定读出用电流被施加至所述位线的状态下检测来自所述存储单元的读出电压的相对于所述读出基准电压的值，由此读取存储于所述存储单元上的所述数据值；以及

地址补偿电路，其根据所述多个存储单元中的将要在所述读出电路中被读取的那个存储单元的安置位置来改变所述读出基准电压。

(2)根据(1)所述的非易失性存储装置，其中，所述地址补偿电路包括梯形电阻器电路，所述梯形电阻器电路具有与所述多条位线的数量和所述多条字线的数量相对应的多个伪电阻器。

(3)根据(1)或(2)所述的非易失性存储装置，其还包括：

电压检测电路，其检测由流经所述多条位线和所述多条字线的泄漏电流造成的电压降；以及

泄漏补偿电路，其在来自所述电压检测电路的检测结果的基础上校正所述读出基准电压。

(4)根据(3)所述的非易失性存储装置，其中，所述电压检测电路具有位线电压检测电路和字线电压检测电路，所述位线电压检测电路检测所述多条位线中的各条位线的在相对于所述读出电路的远端处的位线电压，且所述字线电压检测电路检测所述多条字线中的各条字线的在相对于所述读出电路的远端处的字线电压。

(5)根据(1)至(4)中任一项所述的非易失性存储装置，其还包括电压限制器电路，所述电压限制器电路在所述读出用电流被施加的状态下将所述读出电压限制成不大于预定上限。

(6)根据(1)至(5)中任一项所述的非易失性存储装置，其中，所述读出电路把用于选择待读取的所述存储单元的被选位线和被选字线设定为接地电位以一次地使所述被选位线和所述被选字线放电，随后对所述被选位线进行充电直至达到所述读出电压。

(7)根据(6)所述的非易失性存储装置，其还包括电流控制电路，所述电流控制电路在所述被选位线的充电期间内改变所述读出用电流的电流限制值。

(8)根据(7)所述的非易失性存储装置，其中，所述电流控制电路包括时序控制电路，在所述被选位线被设定为所述接地电位以使所述被选位线放电以后、又经过了一定时间量之后，所述时序控制电路改变所述电流限制值。

(9)根据(7)所述的非易失性存储装置，其中，所述电流控制电路响应于所述被选位线的位线电压的变化来改变所述电流限制值。

(10)根据(1)至(9)中任一项所述的非易失性存储装置，其中，各个所述非易失性存储元件是根据电阻状态的变化来存储数据的电阻变化型元件。

(11)一种非易失性存储装置，其包括：

多条位线；

多条字线；

存储单元阵列，其具有多个存储单元，各所述存储单元包括非易失性存储元件，所述多个存储单元中的各者被布置在所述多条位线与所述多条字线的多个交叉部中的各交叉部处；

基准电流生成电路，其生成读出基准电流，所述读出基准电流充当用于判别存储于所述存储单元上的数据值的基准；

读出电路，其在预定读出用电压被施加于所述位线的状态下检测来自所述存储单元的读出电流的相对于所述读出基准电流的值，由此读取存储于所述存储单元上的所述数据值；以及

地址补偿电路，其根据所述多个存储单元中的将要在所述读出电路中被读取的那个存储单元的安置位置来改变所述读出基准电流。

本申请主张享有以于2014年10月30日在日本专利局提交的日本专利申请第2014-220979号为基础的优先权，因此以引用的方式将该申请的全部内容并入本文中。

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