半导体器件和可编程的非易失性存储设备的制作方法与工艺

半导体器件和可编程的非易失性存储设备

背景技术：
浮置栅极场效晶体管（FET）是典型的具有位于沟道上的浮置栅极和位于浮置栅极上的控制栅极（controlgate）的平面晶体管。浮置栅极与控制栅极和沟道电绝缘，并且电荷可以存储在浮置栅极中。Fowler-Nordheim隧穿和热载流子注入是可以被利用以更改存储在浮置栅极中的电荷量的两种方法。存储在浮置栅极中的电荷在没有对浮置栅极FET施加电源时可以保持均匀。已经在各种应用中利用浮置栅极FET。作为一个实例，浮置栅极FET已经被用作可擦写可编程只读存储器（EPROM）、电可擦可编程只读存储器（EEPROM）、以及闪存中的数字存储元件。作为其它实例，浮置栅极FET已经用作神经网络中的神经元计算元件、模拟存储元件、电子电位计（electronicpotentiometer）、以及单晶体管数字至模拟装换器（DAC）。

技术实现要素：
基本上如在至少一个附图中示出的和/或参照至少一个附图描述的，以及如在权利要求中更完整地描述的，本公开内容涉及具有半导体鳍（半导体鳍片、半导体鳍式元件，semiconductorfin）和浮置栅极（浮动栅极、浮栅，floatinggate）的半导体器件。本发明的一种半导体器件，包括：沟道、源极、和漏极，位于第一半导体鳍中，所述沟道位于所述源极与所述漏极之间；控制栅极，位于第二半导体鳍中；浮置栅极，位于所述第一半导体鳍与所述第二半导体鳍之间。根据本发明的半导体器件，在一种实施方式中，包括位于所述浮置栅极与所述第一半导体鳍之间的第一介电区域。根据本发明的半导体器件，在一种实施方式中，包括位于所述浮置栅极与所述第二半导体鳍之间的第二介电区域。根据本发明的半导体器件，在一种实施方式中，所述第一半导体鳍位于第一介电区域与第三介电区域之间。根据本发明的半导体器件，在一种实施方式中，所述第二半导体鳍位于第二介电区域与第四介电区域之间。根据本发明的半导体器件，在一种实施方式中，所述第一半导体鳍位于所述浮置栅极与第一电极之间。根据本发明的半导体器件，在一种实施方式中，所述第二半导体鳍位于所述浮置栅极与第二电极之间。根据本发明的半导体器件，在一种实施方式中，所述浮置栅极包括金属。本发明还提供一种可编程的非易失性存储设备，包括：第一半导体鳍，包括第一沟道、第一源极、和第一漏极；第二半导体鳍，包括第二沟道、第二源极、和第二漏极，所述第二半导体鳍被构造为控制栅极；浮置栅极，位于所述第一半导体鳍与所述第二半导体鳍之间。根据本发明的可编程的非易失性存储设备，在一种实施方式中，所述控制栅极被构造为基于所述浮置栅极的程序化状态控制所述第一沟道。根据本发明的可编程的非易失性存储设备，在一种实施方式中，包括位于邻近所述第一沟道的第一电极。根据本发明的可编程的非易失性存储设备，在一种实施方式中，包括位于邻近所述第二沟道的第二电极。根据本发明的可编程的非易失性存储设备，在一种实施方式中，包括位于所述浮置栅极与所述第一半导体鳍的所述第一沟道之间的第一介电区域。根据本发明的可编程的非易失性存储设备，在一种实施方式中，包括位于所述浮置栅极与所述第二半导体鳍的所述第二沟道之间的第二介电区域。根据本发明的可编程的非易失性存储设备，在一种实施方式中，所述第一半导体鳍的所述第一沟道位于第一介电区域与第三介电区域之间。根据本发明的可编程的非易失性存储设备，在一种实施方式中，所述第二半导体鳍的所述第二沟道位于第二介电区域与第四介电区域之间。本发明还提供一种可编程的非易失性存储设备，包括：第一半导体鳍，包括第一沟道、第一源极、和第一漏极；第一电极，位于邻近所述第一沟道；第二半导体鳍，包括第二沟道、第二源极、和第二漏极，所述第二半导体鳍被构造为控制栅极；第二电极，位于邻近所述第二沟道；浮置栅极，位于所述第一半导体鳍与所述第二半导体鳍之间。根据本发明的可编程的非易失性存储设备，在一种实施方式中，所述第一电极接地。根据本发明的可编程的非易失性存储设备，在一种实施方式中，所述第二电极接地。根据本发明的可编程的非易失性存储设备，在一种实施方式中，所述第一电极和所述第二电极包括金属。附图说明图1A示出示例性半导体器件的透视图。图1B示出示例性半导体器件的顶视图。图1C示出示例性半导体器件的示意图。图2示出用于制造半导体器件的示例性工艺的工艺流程图。图3A示出处理期间一部分示例性晶片的截面图。图3B示出处理期间一部分示例性晶片的截面图。图3C示出处理期间一部分示例性晶片的截面图。具体实施方式下面的描述包含本公开内容中有关实施方式的具体信息。本申请中的附图和以下它们的详细描述仅涉及示例性实施。除非另外指出，否则通过相似或对应的参考数字表示附图中相似或对应的元件。此外，本申请的附图和解释说明通常不是按照比例的，并且不旨在对应于实际的相对尺寸。图1A示出示例性半导体器件100的透视图。图1B示出示例性半导体器件100的顶视图。图1C示出示例性半导体器件100的示意图140。半导体器件包括基板（基底，substrate）102、介电层104、半导体鳍106a和106b、浮置栅极120、电极122a和122b、以及介电区域（dielectricregion）124a、124b、124c和124d。在半导体器件100中，基板102包括半导体材料如单晶半导体材料。在本实施方式中，基板102是硅基板，更具体地是单晶硅。在所示实施方式中，基板102是P型基板。注意在其它实施方式中，基板102是N型基板或未掺杂的。同样，在其它实施方式中，基板102是绝缘体基板上的半导体，例如绝缘体上硅基板（SOI）。半导体鳍106a和106b包括半导体材料，并且在本实施方式中是硅。在基板102之中和之上形成半导体鳍106a和106b。半导体鳍106a位于浮置栅极120与电极122a之间。半导体鳍106b位于浮置栅极120与电极122b之间。半导体鳍106a包括源极108a、漏极110a、以及位于源极108a与漏极110a之间的沟道112a。半导体鳍106b包括源极108b、漏极110b、以及位于源极108b与漏极110b之间的沟道112b。半导体鳍106a位于介电区域124a与介电区域124b之间。更具体地，半导体鳍106a的沟道112a位于介电区域124a与介电区域124b之间。半导体鳍106b位于介电区域124c与介电区域124d之间。更具体地，半导体鳍106b的沟道112b位于介电区域124c与介电区域124d之间。源极108a和108b、漏极110a和110b、以及沟道112a和112b是半导体鳍106a和106b的掺杂区域。图1A示出其中源极108a和108b以及漏极110a和110b是N型且沟道112a和112b是P型的实施方式。然而，源极108a和108b、漏极110a和110b、以及沟道112a和112b与图1A示出的相比是不同地掺杂，此外相对于彼此（另一个）可以是不同地掺杂。在一些实施方式中，例如，源极108a和108b以及漏极110a和110b是P型，而沟道112a和112b是N型。在本实施方式中，沟道112a和112b具有与基板102相似的掺杂分布（dopingprofile），然而，沟道112a和112b可以具有不同于基板102和/或另一个的掺杂分布。同样在示出的实施方式中，介电层104位于基板102上。介电层104包括一种或多种介电材料如二氧化硅。在本实施方式中，介电层104是浅沟槽隔离（STI）层，并且位于浮置栅极120以及电极122a和122b之下。电极122a邻近半导体鳍106a的沟道112a，但与之电绝缘。电极122b邻近半导体鳍106b的沟道112b，但与之电绝缘。浮置栅极120位于半导体鳍106a与半导体鳍106b之间。同样，介电区域124b位于浮置栅极120与半导体鳍106a之间。介电区域124c位于浮置栅极120与半导体鳍106b之间。因此，浮置栅极120与半导体鳍106a的沟道112a和半导体鳍106b的沟道112b电绝缘。电极122a和122b以及浮置栅极120包括导电材料。适合于电极122a和122b以及浮置栅极120的导电材料包括用于诸如场效晶体管（FET）如鳍FET（finFET）的栅极材料。在本实施方式中，电极122a和122b以及浮置栅极120均包括金属。适合于电极122a和122b以及浮置栅极120的金属的具体实例包括但不限于钽（Ta）、氮化钽（TaN）、一氮化钛（TiN）、钼（Mo）、钌（Ru）、以及氮碳化钽（TaCN）。在一些实施方式中，电极122a和122b以及浮置栅极120均包括与另一个相同的导电材料。同样，在一些实施方式中，电极122a和122b以及浮置栅极120中的至少一个包括不同于电极122a和122b以及浮置栅极120中的至少另一个的导电材料。介电区域124a位于电极122a与半导体鳍106a的沟道112a之间。介电区域124b位于半导体鳍106a的沟道112a与浮置栅极120之间。介电区域124c位于浮置栅极120与半导体鳍106b的沟道112b之间。介电区域124d位于半导体鳍106b的沟道112b与电极122b之间。在半导体体器件100中，介电区域124a、124b、124c、以及124d包括介电材料。适用于介电区域124a、124b、124c、以及124d的介电材料包括用于FET如鳍FET的栅极介电材料。在本实施方式中，介电区域124a、124b、124c、以及124d均包括高k介电材料。用于介电区域124a、124b、124c、以及124d的高k介电材料的实例包括作为特定实例的氧化铪（HfO2）、氧化锆（ZrO2）、氧化铬（CrO2）等。在一些实施方式中，介电区域124a、124b、124c、以及124d包括与另一个相同的介电材料。同样，在一些实施方式中，介电区域124a、124b、124c、以及124d中的至少一个包括不同于介电区域124a、124b、124c、以及124d中的至少另一个的介电材料。在本实施方式中，介电区域124a、124b、124c、以及124d是分离的介电层。然而，在其它实施方式中，介电区域124a、124b、124c、以及124d中的至少任意两个可以是公共介电层（commondielectriclayer）的一部分。例如，介电区域124a和124b可以是在半导体鳍106a上延伸的公共介电层的一部分。类似地，介电区域124a和124b可以是在半导体鳍106b之上延伸的公共介电层的一部分。半导体器件100可以构造用于多种应用，包括作为一个实例的可擦写可编程只读存储器（EPROM）、电可擦可编程只读存储器（EEPROM）、以及闪存中的数字存储元件。作为其它实例，半导体器件100可以构造为神经网络中的神经元计算元件、模拟存储元件、电子电位计、以及单晶体管数字至模拟转换器（DAC）。此外，可以通过可以在半导体鳍106a和/或106b中形成的其它半导体器件，来利用半导体器件100。在某些应用中，半导体鳍106a和/或106b不同于图1A和1B中示出的被掺杂。图1C中的示意图140对应于图1A和1B中示出的实施方式的半导体器件100。示意图140包括对应于半导体鳍106a的源极108a的鳍终端（finterminal）A1、对应于半导体鳍106a的漏极110a的鳍终端B1、以及对应于电极122a的电极终端C1。示意图140同样包括对应于半导体鳍106b的源极108b的鳍终端A2、对应于半导体鳍106b的漏极110b的鳍终端B2、以及对应于电极122b的电极终端C2。半导体鳍106a和/或半导体鳍106b可以构造为控制栅极。鳍终端A1、A2、B1、以及B2中的任何一个可以对应于位于半导体鳍106a或半导体鳍106b中的控制栅极。在半导体鳍106a和/或半导体鳍106b被不同地掺杂的情况下，仅鳍终端A1、A2、B1、以及B2中一个或多个可以对应于控制栅极。半导体器件100可以是可编程的非易失性存储器件。控制栅极可以构造为基于浮置栅极120的程序化状态控制沟道112a或112b。例如，可以利用Fowler-Nordheim隧穿和热载流子注入来实现程序化状态（programmedstate）。在一个构造中，鳍终端A1对应于控制栅极，鳍终端A2对应于源极，以及鳍终端B2对应于可编程的非易失性存储器件的漏极。电极终端C1和C2中的至少一个可以接地。例如，通过电极或通过其它方式，如通过沟道112a，鳍终端B1可以短路至鳍终端A1。在一些实施方式中，电极终端C1可以构造为倒置（invert）沟道112a以短路鳍终端A1和鳍终端B1。在一些实施方式中，沟道112a被掺杂质以短路鳍终端A1和鳍终端B1。图2示出用于制造诸如半导体器件100的半导体器件的工艺200的工艺流程图。注意半导体器件100，以及根据本公开的其它半导体器件，可以利用不同于工艺200的工艺制造。同样，虽然适用于制造不同的半导体器件，为说明性目的，参照上面结合图1A、1B、以及1C描述的半导体器件100来描述工艺（方法）200。可以对加工的晶片执行通过工艺200示出的实施方式。加工的晶片可以先于电极122a和122b以及浮置栅极120的形成而对应于半导体器件100。然而，加工的晶片可以包括半导体器件100的任何其它构件（constituent），或至少一些这些构件可以稍后形成。现在参照图2和图3A，工艺200包括在第一和第二半导体鳍（例如，306a和306b）上形成导电层（例如，328）（图2中270）。图3A示出处理期间部分示例性晶片的截面图。更具体地，图3A示出处理期间部分晶片370的截面图。图3A中示出的截面图可以对应于处理期间图1A和1B中半导体器件100的截面3-3。如图3A所示，晶片370包括基板302、介电层304、半导体鳍306a和306b、沟道312a和312b、介电区域324a、324b、324c、以及324d、以及导电层328。基板302、介电层304、半导体鳍306a和306b、沟道312a和312b、以及介电区域324a、324b、324c、以及324d对应于半导体器件100中的基板102、介电层104、半导体鳍106a和106b、沟道112a和112b、以及介电区域124a、124b、3124c、以及124d。导电层328在半导体鳍306a和306b之上形成，并且同样可以在基板302、介电层304、沟道312a和312b、介电区域324a、324b、324c、以及324d上形成。导电层328可以包括诸如上面参照电极122a和122b、以及浮置栅极120描述的那些导电材料。通过在半导体鳍306a和306b之上沉积一层或多层诸如金属的导电材料可以在半导体鳍306a和306b之上形成导电层328。沉积可以利用物理气相沉积（PVD）、化学气相沉积（CVD）、或另一沉积技术。然后利用化学机械抛光（化学机械平坦化，CMP）或另一平坦化技术可以使沉积的一层或多层导电材料平坦化，形成图3A中示出的晶片370。现在参考图2和图3B，工艺200包括在导电层（例如，328）之上形成掩膜（例如，334）（图2中的272）。图3B示出处理期间部分示例性晶片的截面图。更具体地，图3B示出处理期间部分晶片372的截面图。图3B中示出的截面图可以对应于处理期间图1A和1B中的半导体器件100的截面3-3。如图3B所示，晶片372包括在导电层328之上形成的掩膜334。掩膜334暴露覆盖（overlie）半导体鳍306a和306b的导电层328的区域336。掩膜334可以包括光刻胶（光致抗蚀剂）。可以通过对导电层328之上的图3A的晶片370施加光刻胶而在导电层328之上形成掩膜334。光刻胶可以图案化以暴露导电层328的区域336，形成图3B中示出的晶片372。现在参照图2和图3C，工艺200包括利用掩膜（例如，334）蚀刻导电层（例如，328）以形成位于第一与第二半导体鳍（例如，306a和306b）之间的浮置栅极（例如，320）（图2中的274）。图3C示出处理期间部分示例性晶片的截面图。更具体地，图3C示出处理期间部分晶片374的截面图。图3C中示出的截面图可以对应于处理期间图1A和1B中的半导体器件100的截面3-3。如图3C所示，晶片374包括浮置栅极320、电极322a、以及电极322b。浮置栅极320、电极322a、以及电极322b对应于半导体器件100中的浮置栅极120、电极122a、以及电极122b。可以通过利用晶片的掩膜334蚀刻晶片372的导电层328以形成位于半导体鳍306a和306b之间的浮置栅极320来形成浮置栅极320。随后，可以去除掩膜334，形成图3C中示出的晶片374。导电层328的蚀刻同样可以形成电极322a和322b。此外，导电层328的蚀刻同样可以去除形成介电区域324a、324b、324c、以及324d的部分介电材料，并且可以暴露半导体鳍306a和306b的顶部。这可以物理分离介电区域124a、124b、124c、以及124d。可替换地，形成介电区域324a、324b、324c、以及324d的介电材料可以从导电层328分开蚀刻，或可以不被蚀刻。在晶片374上执行额外的处理以形成半导体器件100。这种额外的处理可以包括接触和用于接触的硅化物的形成。因此，工艺200提供诸如半导体器件100的半导体器件（可以是可编程的非易失性存储器件）的制造。工艺200可以集成（整合）于用于一个或多个鳍FET的制造的工艺中。在一些实施方式中，这种集成仅需要添加用于蚀刻导电层328的掩膜334。然而，为制造鳍FET或其它部件同样可以利用掩膜334。从上面的描述中显而易见的是各种技术可以用于执行本申请中描述的原理而不背离这些原理的范围。此外，虽然已经参照特定实施方式描述了这些原理，但是本领域的技术人员应该意识到可以在形式和细节上进行改变而不背离这些原理的范围。同样地，描述的实施方式在所有方面中应被考虑为示例性的而非限制性的。应该理解的是本申请不限于上述特定实施方式，可以进行许多的重排、修改、以及替换，而不背离本公开的范围。