非易失性存储器件及其编程方法与流程

本申请要求2015年9月9日提交的第10-2015-0127678号韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本公开的各种实施例涉及一种非易失性存储器件及其编程方法，更具体地，涉及一种在编程之后具有一致的阈值电压的非易失性存储器件及其编程方法。

背景技术：

电可擦除可编程只读存储(EEPROM)器件和快闪存储器件是甚至在电源切断期间仍保持其储存的数据的非易失性存储器件。已经提出各种存储单元结构来改善非易失性存储器件的性能。非易失性存储器件的典型的存储单元可以采用包括在半导体衬底上顺序层叠的浮栅、中间栅极电介质层和控制栅极的层叠栅极结构。由于电子系统随着半导体器件的制造技术的发展而变得更小，因此芯片上系统(SOC)产品已经出现并且被利用作为高性能数字系统的重要器件。SOC产品可以包括在单个芯片中执行各种功能的多个半导体器件。例如，SOC产品可以包括集成在单个芯片中的逻辑器件和存储器件。因此，可能需要改善的制造技术来将非易失性存储器件嵌入在SOC产品中。

一般而言，为了将非易失性存储器件嵌入在SOC产品中，非易失性存储器件的工艺技术必须与SOC产品中包括的逻辑器件的工艺技术相兼容。一般而言，逻辑器件可以采用具有单个栅极结构的晶体管，而非易失性存储器件采用具有层叠栅极结构(即，双栅极结构)的单元晶体管。因此，包括非易失性存储器件和逻辑器件的SOC产品可能需要更复杂的工艺技术。因此，采用单层栅极单元结构的单层栅极非易失性存储器件可以是有吸引力的来作为嵌入式非易失性存储器件的候选。例如，逻辑器件的互补金属氧化物半导体(CMOS)电路可以使用单层栅极非易失性存储器件的工艺技术来容易地实施。结果，单层栅极非易失性存储器件的工艺技术可以被广泛地用在包括嵌入式非易失性存储器件的SOC产品的制造中。

技术实现要素：

本公开的各种实施例针对在编程之后具有一致的阈值电压的非易失性存储器件及其编程方法。

根据一个实施例，非易失性存储器件包括存储单元和开关单元。存储单元包括具有浮栅的单元晶体管和连接至浮栅的耦合电容器。开关单元耦接在耦合电容器与偏置端子之间，以及在用于编程存储单元的编程操作期间基于流过存储单元的单元电流与参考电流之间的比较结果而接通或断开。

根据另一个实施例，提供一种编程非易失性存储器件的方法。该方法包括将编程电压施加至存储单元以执行编程操作，以及基于流过存储单元的单元电流与参考电压来较少地对将编程电压施加至存储单元的步骤进行控制。

附图说明

鉴于附图和所附详细描述，本公开的各种实施例将变得更加清楚，其中：

图1是图示根据本公开的实施例的非易失性存储器件的电路图；

图2是图示根据本公开的实施例的非易失性存储器件的存储单元的剖面图；

图3是图示根据本公开的实施例的非易失性存储器件的编程操作的电路图；

图4是根据本公开的实施例的比较包括在非易失性存储器件中的单元晶体管的编程特性的图表；

图5是图示根据本公开的另一个实施例的非易失性存储器件的电路图；

图6是图示根据本公开的另一个实施例的非易失性存储器件的编程操作的电路图；

图7是图示根据本公开的又一个实施例的非易失性存储器件的电路图；

图8是图示根据本公开的又一个实施例的非易失性存储器件的存储单元的剖面图；

图9是图示根据本公开的又一个实施例的非易失性存储器件的编程操作的电路图；

图10是图示根据本公开的再一个实施例的非易失性存储器件的电路图；以及

图11是图示根据本公开的再一个实施例的非易失性存储器件的编程操作的电路图。

具体实施方式

可以在半导体材料的单个晶片(诸如硅晶片)中或上制造非易失性存储器件。可以被集成在每个晶片中或上的非易失性存储器件的数量可以根据非易失性存储器件的集成密度而不同。例如，几十万至几万的非易失性存储器件可以被集成在每个晶片上。一般 而言，集成的非易失性存储器件可能基于它们在单个晶片中或上的相对位置因制造工艺参数的变化而显示不一致的特性。例如，非易失性存储器件的单元晶体管可显示不一致的特性。具体地，每个非易失性存储器件中的单元晶体管的阈值电压在单元晶体管被编程之后可能不一致。如果每个非易失性存储器件中的被编程单元晶体管的阈值电压的偏差在允许范围内，则非易失性存储器件可以使用各种设计方案(例如，适当的编程算法)来正常地操作。然而，如果每个非易失性存储器件中的被编程单元晶体管的阈值电压的偏差超过允许范围，则非易失性存储器件可能误动作。根据下面的实施例，在编程操作期间可以将流过每个单元晶体管的电流与参考值进行比较，以及可以通过比较结果来控制被施加至单元晶体管的耦合偏置以提供所有被编程单元晶体管的一致的阈值电压。

将理解的是，虽然这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应当受到这些术语的限制。这些术语仅用于区分一个元件与另一个元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。

还将理解的是，当元件被称为位于另一个元件“上”、“之上”、“上面”、“之下”、“下方”、“下面”、“侧”或“旁边”时，其可以直接接触所述另一个元件，或者至少一个中间元件可以存在于它们之间。因此，这里使用的诸如“在”……“上”、“之上”、“上面”、“之下”、“下方”、“下面”、“侧”、“旁边”等的术语仅出于描述两个元件的位置关系的目的，而非意在限制本公开的范围。

还将理解的是，当元件被称为“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至所述另一个元件，或者可以存在中间元件。相反地，当元件被称为“直接连接”或“直接耦接”至另一个元件时，不存在中间元件。

图1是图示根据本公开的实施例的非易失性存储器件100的电路图。

参照图1，非易失性存储器件100可以被配置为包括存储单元110、开关单元120、比较单元130和接地器140。存储单元110可以包括单元晶体管112、选择晶体管114和耦合电容器116。在一些实施例中，单元晶体管112和选择晶体管114中的每个可以是N沟道金属氧化物半导体场效应晶体管(MOSFET)。单元晶体管112可以具有浮栅FG，选择晶体管114可以具有栅极端子G2。单元晶体管112的漏极端子D1可以连接至选择晶体管114的源极端子S2。选择晶体管114的栅极端子G2和漏极端子D2可以分别连接至字线WL和位线BL。单元晶体管112的源极端子S1可以连接至源极线SL。单元晶体管112的浮栅FG可以连接至耦合电容器116。在一些实施例中，耦合电容器116可以是MOS电容器。

开关单元120可以耦接在耦合电容器116与偏置端子CG之间。开关单元120可以包括开关元件122，开关元件122将偏置端子CG电连接至耦合电容器116或者将偏置端子CG与耦合电容器116断开连接。在一些实施例中，开关元件122可以使用MOSFET来实施。然而，MOSFET仅是适当的开关元件122的示例。可以采用具有三个端子的任何适当的开关元件作为开关元件122。当开关元件122可以接通以将耦合电容器116电连接至偏置端子CG时，可以通过被施加至偏置端子CG的偏压而在单元晶体管112的浮栅FG处诱发耦合电压。在单元晶体管112的浮栅FG处诱发的耦合电压可以通过耦合比来确定，耦合比表示为耦合电容器116的电容值与单元晶体管112的电容值的函数。当开关元件122可以断开以将耦合电容器116与偏置端子CG断开电连接时，在单元晶体管112的浮栅FG处不会诱发耦合电压。

比较单元130可以被配置为包括比较器132和产生参考电流的恒流源134。比较器132可以使用电流比较器来实施，电流比较器具有接收流过存储单元110的电流的第一输入端子、接收从恒流源134输出的参考电流的第二输入端子以及输出端子。从恒流源134产生的参考电流可以被设置为具有这样的电流值，即，该电流值与从包括存储单元110的多个存储单元(即，多个单元晶体管)可在编程操作期间获得的各种阈值电压中选择的任意目标阈值电压相对应。在一些实施例中，如果流过存储单元110的单元电流大于参考电流，则比较器132可以产生具有“高”逻辑电平的输出信号OUT，以及如果流过存储单元110的单元电流小于参考电流，则比较器132可以产生具有“低”逻辑电平的输出信号OUT。

开关元件122可以根据比较器132的输出信号OUT的逻辑电平而接通或断开。在一些实施例中，如果流过存储单元110的单元电流大于参考电流使得比较器132的输出信号OUT具有“高”逻辑电平，则开关元件122可以通过具有“高”逻辑电平的输出信号OUT而接通。因此，如果流过存储单元110的单元电流大于参考电流，则被施加至偏置端子CG的偏压可以被提供至耦合电容器116。如果流过存储单元110的单元电流小于参考电流使得比较器132的输出信号OUT具有“低”逻辑电平，则开关元件122可以通过输出信号OUT而断开。因此，如果流过存储单元110的单元电流小于参考电流，则被施加至偏置端子CG的偏压不会被提供至耦合电容器116。

接地器140可以耦接在存储单元110与接地端子GND之间。接地器140可以使用N沟道MOSFET 142来实施。N沟道MOSFET 142可以具有栅极端子G3、漏极端子D3和源极端子S3。栅极端子G3可以接收栅极控制信号，N沟道MOSFET 142可以根据栅极控制信号的电平而导通或截止。N沟道MOSFET 142可以在编程操作期间截止以及可以在读取操作期间导通。漏极端子D3可以通过源极线SL连接至单元晶体管112的 源极端子S1。另外，漏极端子D3可以连接至比较器132的第一输入端子。源极端子S3可以连接至接地端子GND。如果N沟道MOSFET 142导通，则单元晶体管112的源极端子S1可以通过源极线SL连接至接地端子GND。因此，单元晶体管112的源极端子S1可以接地。即，在读取操作期间，N沟道MOSFET 142可以导通使得源极线SL接地。相反地，如果N沟道MOSFET 142截止，则流过源极线SL的电流可以被供应至比较器132的第一输入端子。即，如果N沟道MOSFET 142截止，则流过单元晶体管112的单元电流可以被供应至比较器132的第一输入端子。因此，由于N沟道MOSFET 142在编程操作期间截止，所以比较器132可以将单元晶体管112的单元电流与参考电流进行比较，以提供被编程单元晶体管112的一致的阈值电压。

图2是图示根据本公开的实施例的非易失性存储器件的存储单元的剖面图。例如，图2的存储单元可以是图1中所示的非易失性存储器件100的存储单元110。

参照图2，存储单元110可以是单层多晶硅栅极存储单元。具体地，N型深阱212可以设置在衬底210的上部区域中。衬底210可以具有P型导电性。衬底210可以具有存储单元区201、耦合区202以及隔离区203、204和205。N型深阱212可以设置在存储单元区201、耦合区202以及隔离区203、204和205中。隔离区203和204可以分别设置在存储单元区201的两侧。隔离区204和205可以分别设置在耦合区202的两侧。隔离区203和204可以延伸以围绕存储单元区201的侧壁，以及隔离区204和205可以延伸以围绕耦合区202的侧壁。因此，隔离区203、204和205可以基本上彼此连接。

第一P型阱231和第二P型阱232可以设置在N型深阱212的上部区域中以彼此间隔开。第一P型阱231可以设置在存储单元区201中，第二P型阱232可以设置在耦合区202中。第一N型阱233可以设置在隔离区203中的N型深阱212的上部区域中。第二N型阱234可以设置在隔离区204中的N型深阱212的上部区域中。第三N型阱235可以设置在隔离区205中的N型深阱212的上部区域中。第一N型阱233和第二N型阱234可以延伸以围绕第一P型阱231的侧壁，以及第二N型阱234和第三N型阱235可以延伸以围绕第二P型阱232的侧壁。因此，第一N型阱233、第二N型阱234和第三N型阱235可以基本上彼此连接。

第一栅极绝缘层241和浮栅251可以顺序地层叠在第一P型阱231的一部分上，以及第一栅极绝缘层241和浮栅251可以延伸以覆盖第二P型阱232的一部分。第二栅极绝缘层242和选择栅电极252可以顺序地层叠在第一P型阱231的另一部分上。第一栅极绝缘层241与浮栅251的层叠结构可以设置为同第二栅极绝缘层242与选择栅电极252的层叠结构间隔开。在图2中，第一P型阱231上的浮栅251被图示为与第二P型阱232上的浮栅251间隔开。然而，第一P型阱231上的浮栅251可以延伸以将浮栅251设置 在第二P型阱232上，如上所述。因此，第一P型阱231上的浮栅251基本上连接至第二P型阱232上的浮栅251。

N型阱接触区261可以设置在第一N型阱233的上部区域中。N型源极区262、N型漏极区263和N型浮置结区264可以沿第一P型阱231的上部区域彼此间隔开。N型源极区262和N型浮置结区264可以分别与浮栅251的两个侧壁对准。N型漏极区263和N型浮置结区264可以分别与选择栅电极252的两个侧壁对准。因此，N型浮置结区264可以在第一P型阱231上的浮栅251与选择栅电极252之间的空间区域之下设置在第一P型阱231中。第一P型阱接触区265可以设置在第一P型阱231的上部区域中以与N型源极区262间隔开。第二P型阱接触区266和N型接触区267可以沿第二P型阱232的上部区域彼此间隔开。第二P型阱接触区266和N型接触区267可以分别与第二P型阱232上的浮栅251的两个侧壁对准。

N型阱接触区261可以通过第一接触插塞271电连接至第一互连图案281。第一互连图案281可以连接至阱偏置线WBL。被施加至阱偏置线WBL的偏置可以具有适合将第一P型阱231与第二P型阱232电隔离的电压电平，以及可以通过第一N型阱233、第二N型阱234和第三N型阱235而被供应至N型深阱212。第一P型阱接触区265和N型源极区262可以分别通过第二接触插塞272和第三接触插塞273而电连接至第二互连图案282。第二互连图案282可以连接至源极线SL。选择栅电极252可以通过第四接触插塞274电连接至第三互连图案283。第三互连图案283可以连接至字线WL。N型漏极区263可以通过第五接触插塞275电连接至第四互连图案284。第四互连图案284可以连接至位线BL。第二P型阱接触区266和N型接触区267可以分别通过第六接触插塞276和第七接触插塞277连接至第五互连图案285。第五互连图案285可以连接至偏置端子CG。第二P型阱232、在第二P型阱232上层叠的第一栅极绝缘层241以及在第二P型阱232之上层叠的浮栅251可以组成耦合电容器116。

设置在存储单元区201中的第一P型阱231、N型源极区262、N型浮置结区264、第一栅极绝缘层241和浮栅251可以组成参照图1描述的存储单元110的单元晶体管112。设置在存储单元区201中的第一P型阱231、N型漏极区263、N型浮置结区264、第二栅极绝缘层242和选择栅电极252可以组成参照图1描述的存储单元110的选择晶体管114。N型浮置结区264可以用作单元晶体管(图1的112)的漏极区，还可以用作选择晶体管(图1的114)的源极区。设置在耦合区202中的第二P型阱232、第一栅极绝缘层241和浮栅251可以组成参照图1描述的存储单元110的耦合电容器116。

为了执行存储单元110的编程操作，可以将栅极导通电压施加至字线WL，以及可以将正编程电压施加至偏置端子CG。另外，当执行编程操作来编程存储单元110时， 可以将正位线电压施加至位线BL，以及可以将接地电压施加至连接至第一P型阱231的源极线SL。被施加至偏置端子CG的正编程电压可以被提供至第二P型阱232。在该情形下，可以通过被施加至第二P型阱232的正编程电压而在浮栅251处诱发耦合编程电压。被施加至字线WL的栅极导通电压可以使选择晶体管(图1的114)导通。因此，连接至选择晶体管的单元晶体管(图2的112)可以被选中。当选择晶体管导通时，沟道反转层可以形成在N型漏极区263与N型浮置结区264之间，以及被施加至位线BL的正位线电压可以被提供至N型浮置结区264。同时，在浮栅251处诱发的耦合编程电压可以使单元晶体管导通。即，沟道反转层可以形成在N型源极区262与N型浮置结区264之间。因此，如果耦合编程电压在浮栅251处被诱发并且第一P型阱231接地，则可以在浮栅251与沟道反转层之间产生与耦合编程电压相对应的电压差。因此，沟道反转层中的电子可以通过福勒-诺德海姆(Fowler-Nordheim，F-N)隧穿原理而经由第一栅极绝缘层241注入至浮栅251中。结果，单元晶体管可以通过F-N隧穿原理被编程。如果被注入至浮栅251中的热电子的数量在编程操作期间增加，则在浮栅251处诱发的耦合编程电压可以降低，以减少从N型漏极区263经由N型浮置结区264而流向N型源极区262的电流(即，从位线BL流向源极线SL的电流)。

图3是图示根据本公开的实施例的非易失性存储器件的编程操作的电路图。例如，图2的非易失性存储器件可以是图1中所示的非易失性存储器件100。在图3中，在图1中所使用的相同的参考标记或参考符号表示相同的元件。因此，在下文中将省略如参照图1所描述的相同元件的详细描述以避免不必要的重复。

参照图3，为了执行单元晶体管112的编程操作，可以将栅极导通电压+VG施加至连接至选择晶体管114的栅极端子G2的字线WL，以及可以将编程位线电压+VBL1施加至位线BL。因此，选择晶体管114可以导通以选择单元晶体管112。此外，当开关元件122接通以将偏置端子CG电连接至耦合电容器116时，可以将正编程电压+VPP1施加至偏置端子CG。在以上偏置条件下，通过耦合电容器116产生的耦合电压可以在单元晶体管112的浮栅FG处被诱发。正编程电压+VPP1可以具有足够的电压电平以在单元晶体管112中引起F-N隧穿现象。在一些实施例中，如果包括耦合电容器116和单元晶体管112的结构被设计为具有大约90％或更高的耦合比，则正编程电压+VPP1可以被设置为大约16伏。在编程单元晶体管112被执行的期间，接地器140的N沟道MOSFET142可以截止。

在编程操作期间，沟道反转层可以形成在单元晶体管112的漏极端子D1与源极端子S1之间，沟道反转层还可以形成在选择晶体管114的漏极端子D2与源极端子S2之间。单元晶体管112的沟道反转层中的电子可以被注入至单元晶体管112的浮栅FG中， 使得单元晶体管112的阈值电压增大以达到目标阈值电压。当沟道反转层中的电子被注入至单元晶体管112的浮栅FG中时，单元电流Ip可以从位线BL经由选择晶体管114和单元晶体管112流入比较器132的第一输入端子。如果单元晶体管112的阈值电压在编程操作期间变化，则单元电流Ip的量也可以变化。例如，如果被注入至单元晶体管112的浮栅FG中的电子的数量在编程操作期间增加，则单元晶体管112的阈值电压可以增大以减小单元电流Ip。

比较器132可以将流入第一输入端子的单元电流Ip与从恒流源134流入第二输入端子的参考电流Iref进行比较。参考电流Iref可以被设置为与包括单元晶体管112的多个单元晶体管在编程操作之后可获得的阈值电压之中的目标阈值电压相对应的电平。如果单元电流Ip大于参考电流Iref，则单元晶体管112的阈值电压可以低于目标阈值电压。如果单元电流Ip可以等于参考电流Iref，则单元晶体管112的阈值电压可以等于目标阈值电压。如果单元电流Ip小于参考电流Iref，则单元晶体管112的阈值电压可以高于目标阈值电压。

当单元电流Ip大于参考电流Iref时，比较器132可以产生具有逻辑“高”电平的输出信号OUT。相反地，当单元电流Ip小于参考电流Iref时，比较器132可以产生具有“低”逻辑电平的输出信号OUT。具有逻辑“高”电平的输出信号OUT可以使开关元件122接通以将偏置端子CG电连接至耦合电容器116。因此，在单元晶体管112的浮栅FG处可以持续地诱发耦合电压以仍执行用于编程单元晶体管112的编程操作。如果单元晶体管112的阈值电压达到目标阈值电压，则输出信号OUT可以被产生为具有“低”逻辑电平。在该情形下，开关元件122可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，偏置端子CG可以与耦合电容器116断开电连接。因此，在单元晶体管112的浮栅FG处可以不再诱发耦合电压，以终止用于编程单元晶体管112的编程操作。输出信号OUT的逻辑电平可以根据实施例而设置为不同。例如，在一些实施例中，当单元电流Ip大于参考电流Iref时，输出信号OUT可以被产生为具有“低”逻辑电平，以及当单元电流Ip小于参考电流Iref时，输出信号OUT可以被产生为具有“高”逻辑电平。在该情形下，开关元件122可以响应于具有“低”逻辑电平的输出信号OUT而接通，以及开关元件122可以响应于具有“高”逻辑电平的输出信号OUT而断开。

图4图示根据本公开的实施例的比较包括在非易失性存储器件中的多个单元晶体管的编程特性的图表。例如，图4的多个单元晶体管可以包括在图1中所示的非易失性存储器件100中。

在图4中，由参考符号“CELL A”表示的第一单元晶体管和由参考符号“CELL B”表示的第二单元晶体管中的每个可以具有与参照图1、图2和图3描述的存储单元110 相同的配置和相同的等效电路。然而，第一单元晶体管“CELL A”和第二单元晶体管“CELL B”可以因被应用至晶片的制造工艺的不一致而显示不同的特性(例如，不同的单元电流Ip)，如图4中所示。例如，第一单元晶体管“CELL A”的单元电流Ip与第二单元晶体管“CELL B”的单元电流Ip之间的这种差异可以是由于栅极绝缘层的厚度的偏差而导致的和/或是由于阱的掺杂浓度和结区的掺杂浓度的偏差而导致的。

参照图3和图4，第一单元晶体管“CELL A”和第二单元晶体管“CELL B”二者可以在时间点“T1”通过选择第一单元晶体管“CELL A”和第二单元晶体管“CELL B”来同时编程。在第一单元晶体管“CELL A”和第二单元晶体管“CELL B”的编程操作中，当流过第一单元晶体管“CELL A”的单元电流Ip大于参考电流Iref时，连接至第一单元晶体管“CELL A”的比较器132可以产生具有“高”逻辑电平的输出信号OUT1。因此，当流过第一单元晶体管“CELL A”的单元电流Ip大于参考电流Iref时，第一单元晶体管“CELL A”可以被编程。类似地，当流过第二单元晶体管“CELL B”的单元电流Ip大于参考电流Iref时，连接至第二单元晶体管“CELL B”的比较器132可以产生具有“高”逻辑电平的输出信号OUT2。因此，当流过第二单元晶体管“CELL B”的单元电流Ip大于参考电流Iref时，第二单元晶体管“CELL B”可以被编程。

如上所述，第一单元晶体管“CELL A”和第二单元晶体管“CELL B”可以显示不同的特性。因此，在用于编程第一单元晶体管“CELL A”和第二单元晶体管“CELL B”的相同的偏置条件下，第一单元晶体管“CELL A”的阈值电压达到目标阈值电压的时间点可以与第二单元晶体管“CELL B”的阈值电压达到目标阈值电压的时间点不同。然而，如果第一单元晶体管“CELL A”和第二单元晶体管“CELL B”在同一时段被编程，则被编程第一单元晶体管“CELL A”的阈值电压和被编程第二单元晶体管“CELL B”的阈值电压之间的差异可以增大，从而在用于读出被编程第一单元晶体管“CELL A”和被编程第二单元晶体管“CELL B”的数据的读取操作期间引起误动作。

根据本实施例，在第一单元晶体管“CELL A”的单元电流Ip变为小于参考电流Iref的时间点“T2”，连接至第一单元晶体管“CELL A”的比较器132的输出信号OUT1的逻辑电平可以从“高”逻辑电平变为“低”逻辑电平以解决上述问题。结果，开关元件122可以在时间点“T2”断开以终止第一单元晶体管“CELL A”的编程操作。在时间点“T2”，第二单元晶体管“CELL B”的单元电流Ip可以仍大于参考电流Iref。因此，连接至第二单元晶体管“CELL B”的比较器132的输出信号OUT2可以具有“高”逻辑电平，以持续地执行第二单元晶体管“CELL B”的编程操作。在第二单元晶体管“CELLB”的单元电流Ip变为小于参考电流Iref的时间点“T3”，连接至第二单元晶体管“CELLB”的比较器132的输出信号OUT2的逻辑电平可以从“高”逻辑电平变为“低”逻辑 电平。结果，开关元件122可以在时间点“T3”断开以终止第二单元晶体管“CELL B”的编程操作。因此，即使第一单元晶体管“CELL A”和第二单元晶体管“CELL B”因制造工艺的不一致而具有不同的特性，第一单元晶体管“CELL A”和第二单元晶体管“CELL B”也可以在以上编程操作终止的时间点“T3”之后显示相同的阈值电压。

图5是图示根据本公开的另一个实施例的非易失性存储器件300的电路图。

参照图5，非易失性存储器件300可以被配置为包括存储单元310、开关单元320、电流传输单元330、比较单元340和接地器350。存储单元310可以包括单元晶体管312、选择晶体管314和耦合电容器316。在一些实施例中，单元晶体管312和选择晶体管314中的每个可以是N沟道MOSFET。单元晶体管312可以具有浮栅FG，选择晶体管314可以具有栅极端子G2。单元晶体管312的漏极端子D1可以连接至选择晶体管314的源极端子S2。选择晶体管314的栅极端子G2和漏极端子D2可以分别连接至字线WL和位线BL。单元晶体管312的源极端子S1可以连接至源极线SL。单元晶体管312的浮栅FG可以连接至耦合电容器316。在一些实施例中，耦合电容器316可以被实施为具有MOS电容器结构。存储单元310可以被实施为具有与参照图2描述的存储单元110相同的剖面结构。

开关单元320可以耦接在耦合电容器316与偏置端子CG之间。开关单元320可以包括开关元件322，开关元件322将偏置端子CG电连接至耦合电容器316或者将偏置端子CG与耦合电容器316断开连接。在一些实施例中，开关元件322可以使用MOSFET来实施。然而，MOSFET仅是适当的开关元件322的示例。即，可以采用具有三个端子的任何开关元件作为开关元件322。当开关元件322接通以将耦合电容器316电连接至偏置端子CG时，可以通过被施加至偏置端子CG的偏压而在单元晶体管312的浮栅FG处诱发耦合电压。在单元晶体管312的浮栅FG处诱发的耦合电压可以通过耦合比来确定，耦合比表示为耦合电容器316的电容值与单元晶体管312的电容值的函数。当开关元件322断开以将耦合电容器316与偏置端子CG断开电连接时，在单元晶体管312的浮栅FG处不会诱发耦合电压。

电流传输单元330可以将流过存储单元310的电流传输至比较单元340。电流传输单元330可以使用电流镜电路来实施，电流镜电路被配置为包括第一MOSFET 332和第二MOSFET 334。电流镜电路可以具有产生稳定的输出电流而不管电流镜电路上的负载如何的优点。第一MOSFET 332的栅极端子G4可以连接至第二MOSFET 334的栅极端子G5。第一MOSFET 332的源极端子S4和第二MOSFET 334的源极端子S5可以共同连接至接地端子GND。第一MOSFET 332的漏极端子D4可以连接至单元晶体管312的源极端子S1和第一MOSFET 332的栅极端子G4。第二MOSFET 334的漏极端子D5 可以连接至比较单元340。从第二MOSFET 334的漏极端子D5流向第二MOSFET 334的源极端子S5的电流(图6的Ipb)可以等于从第一MOSFET 332的漏极端子D4流向第一MOSFET 332的源极端子S4的单元电流(图6的Ipa)的量。

比较单元340可以被配置为包括比较器342和产生参考电流(图6的Iref)的恒流源344。比较器342可以使用电流比较器来实施，电流比较器具有第一输入端子、第二输入端子以及输出端子。比较器342的第一输入端子可以连接至电流传输单元330的第二MOSFET 334的漏极端子D5。比较器342的第二输入端子可以连接至产生参考电流Iref的恒流源344。比较器342的输出端子可以连接至开关单元320。从恒流源344产生的参考电流Iref可以被设置为具有这样的电流值，即，该电流值与从包括存储单元310的多个存储单元(即，包括单元晶体管312的多个单元晶体管)可在编程操作之后获得的各种阈值电压中选择的任意阈值电压(即，目标阈值电压)相对应。在一些实施例中，如果流过存储单元310的单元电流Ipa(即，Ipb)大于参考电流Iref，则比较器342可以产生具有“高”逻辑电平的输出信号OUT，以及如果流过存储单元310的单元电流Ipa(即，Ipb)小于参考电流Iref，则比较器342可以产生具有“低”逻辑电平的输出信号OUT。

开关单元320的开关元件322可以根据比较器342的输出信号OUT的逻辑电平而接通或断开。在一些实施例中，如果流过存储单元310的单元电流Ipa(即，Ipb)大于参考电流，则比较器342的输出信号OUT可以被产生为具有“高”逻辑电平，并且开关元件322可以响应于具有逻辑“高”电平的输出信号OUT而接通。因此，当流过存储单元310的单元电流Ipa(即，Ipb)大于参考电流Iref时，被施加至偏置端子CG的偏压可以被提供至耦合电容器316。相反地，如果流过存储单元310的单元电流Ipa(即，Ipb)小于参考电流Iref，则比较器342的输出信号OUT可以产生为具有“低”逻辑电平，并且开关元件322可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，当流过存储单元310的单元电流Ipa(即，Ipb)小于参考电流Iref时，被施加至偏置端子CG的偏压不会被提供至耦合电容器316。

接地器350可以耦接在存储单元310与接地端子GND之间。接地器350可以使用N沟道MOSFET 352来实施。N沟道MOSFET 352可以具有栅极端子G3、漏极端子D3和源极端子S3。N沟道MOSFET 352的栅极端子G3可以接收栅极控制信号，N沟道MOSFET 352可以根据栅极控制信号的电平而导通或截止。N沟道MOSFET 352的漏极端子D3可以通过源极线SL连接至单元晶体管312的源极端子S1。N沟道MOSFET352的源极端子S3可以连接至接地端子GND。如果N沟道MOSFET 352可以导通，则连接至单元晶体管312的源极端子S1的源极线SL可以接地。因此，单元晶体管312的 源极端子S1也可以接地。在读取操作期间，N沟道MOSFET 352可以被导通为使源极线SL接地。相反地，N沟道MOSFET 352可以在编程操作期间截止。在该情形下，流过源极线SL的单元电流(图6中的Ipa)可以引起流过电流传输单元330的第二MOSFET334的电流(图6中的Ipb)，以及比较器342可以将电流Ipb与参考电流Iref进行比较以产生输出信号OUT。因此，N沟道MOSFET 352可以在编程操作期间截止，以在编程操作之后获得单元晶体管312的一致的阈值电压。

图6是图示根据本公开的另一个实施例的非易失性存储器件的编程操作的电路图。例如，图6的非易失性存储器件可以是图5中所示的非易失性存储器件300。在图6中，图5中使用的相同的参考标记或参考符号表示相同的元件。因此，在下文中将省略如参照图5所描述的相同元件的详细描述以避免不必要的重复。

参照图6，为了执行单元晶体管312的编程操作，可以将栅极导通电压+VG施加至连接至选择晶体管314的栅极端子G2的字线WL，以及可以将编程位线电压+VBL1施加至位线BL。因此，选择晶体管314可以导通以选择单元晶体管312。此外，当开关元件322接通以将偏置端子CG电连接至耦合电容器316时，可以将正编程电压+VPP1施加至偏置端子CG。在以上偏置条件下，可以在单元晶体管312的浮栅FG处诱发通过耦合电容器316产生的耦合电压。正编程电压+VPP1可以具有足够的电压电平以在单元晶体管312中引起F-N隧穿现象。在一些实施例中，如果包括耦合电容器316和单元晶体管312的结构被设计为具有大约90％或更高的耦合比，则正编程电压+VPP1可以被设置为大约16伏。在编程单元晶体管312被执行的期间，接地器350的N沟道MOSFET 352可以截止。

在编程操作期间，沟道反转层可以形成在单元晶体管312的漏极端子D1与源极端子S1之间，以及沟道反转层还可以形成在选择晶体管314的漏极端子D2与源极端子S2之间。单元晶体管312的沟道反转层中的电子可以被注入至单元晶体管312的浮栅FG中，使得单元晶体管312的阈值电压增大以达到目标阈值电压。当沟道反转层中的电子被注入至单元晶体管312的浮栅FG中时，单元电流Ipa可以从位线BL经由选择晶体管314和单元晶体管312流入源极线SL。如果单元电流Ipa从位线BL流入源极线SL，则与单元电流Ipa相等的电流Ipb可以流过组成电流传输单元330的电流镜电路的第二MOSFET 334。如果单元晶体管312的阈值电压在编程操作期间变化，则单元电流Ipa可以变化，从而电流Ipb也可以变化。例如，如果注入至单元晶体管312的浮栅FG中的电子的数量在编程操作期间增加，则单元晶体管312的阈值电压可以增大以减小单元电流Ipa(即，电流Ipb)。

比较器342可以将流过连接至第一输入端子的源极线SL的电流Ipb与从连接至第 二输入端子的恒流源344产生的参考电流Iref进行比较。参考电流Iref可以被设置为与包括单元晶体管312的多个单元晶体管在编程操作之后可获得的阈值电压之中的目标阈值电压相对应的电平。如果单元电流Ipa(即，Ipb)大于参考电流Iref，则单元晶体管312的阈值电压可以低于目标阈值电压。如果单元电流Ipa(即，Ipb)可以等于参考电流Iref，则单元晶体管312的阈值电压可以等于目标阈值电压。如果单元电流Ipa(即，Ipb)小于参考电流Iref，则单元晶体管312的阈值电压可以高于目标阈值电压。

当单元电流Ipa(即，Ipb)大于参考电流Iref时，比较器342可以产生具有“高”逻辑电平的输出信号OUT。相反地，当单元电流Ipa(即，Ipb)小于参考电流Iref时，比较器342可以产生具有“低”逻辑电平的输出信号OUT。具有“高”逻辑电平的输出信号OUT可以使开关元件322接通以将偏置端子CG电连接至耦合电容器316。因此，在单元晶体管312的浮栅FG处可以持续地诱发耦合电压，以仍执行用于编程单元晶体管312的编程操作。如果单元晶体管312的阈值电压达到目标阈值电压，则输出信号OUT的电平可以从“高”逻辑电平变为“低”逻辑电平。在该情形下，开关元件322可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，偏置端子CG可以与耦合电容器316断开电连接。因此，在单元晶体管312的浮栅FG处可以不再诱发耦合电压，以终止用于编程单元晶体管312的编程操作。输出信号OUT的逻辑电平可以根据不同的实施例而设置为不同。例如，在一些实施例中，当单元电流Ipa大于参考电流Iref时，输出信号OUT可以被产生为具有“低”逻辑电平，以及当单元电流Ipa小于参考电流Iref时，输出信号OUT可以被产生为具有“高”逻辑电平。在该情形下，开关元件322可以响应于具有“低”逻辑电平的输出信号OUT而接通，以及开关元件322可以响应于具有逻辑“高”电平的输出信号OUT而断开。

图7是图示根据本公开的又一个实施例的非易失性存储器件400的电路图。

参照图7，非易失性存储器件400可以被配置为包括存储单元410、开关单元420、比较单元430和接地器440。存储单元410可以包括单元晶体管412、选择晶体管414、耦合电容器415和隧穿电容器416。在一些实施例中，单元晶体管412和选择晶体管414中的每个可以是N沟道MOSFET。单元晶体管412可以具有浮栅FG，选择晶体管414可以具有栅极端子G2。单元晶体管412的漏极端子D1可以连接至选择晶体管414的源极端子S2。选择晶体管414的栅极端子G2和漏极端子D2可以分别连接至字线WL和位线BL。单元晶体管412的源极端子S1可以连接至源极线SL。单元晶体管412的浮栅FG可以连接至耦合电容器415与隧穿电容器416之间的公共节点。耦合电容器415和隧穿电容器416可以并联连接至单元晶体管412的浮栅FG。在一些实施例中，耦合电容器415和隧穿电容器416中的每个可以被实施为具有MOS电容器结构。

开关单元420可以耦接在存储单元410与第一偏置端子CG之间以及存储单元410与第二偏置端子TG之间。开关单元420可以包括第一开关元件421和第二开关元件422。第一开关元件421可以耦接在第一偏置端子CG与耦合电容器415之间，以将第一偏置端子CG电连接至耦合电容器415，或者将第一偏置端子CG与耦合电容器415断开电连接。第二开关元件422可以耦接在第二偏置端子TG与隧穿电容器416之间，以将第二偏置端子TG电连接至隧穿电容器416，或者将第二偏置端子TG与隧穿电容器416断开电连接。在一些实施例中，第一开关元件421和第二开关元件422中的每个可以是MOSFET。然而，MOSFET仅是适当的第一开关元件421和第二开关元件422的示例。即，可以采用具有三个端子的任何适当的开关元件作为第一开关元件421和第二开关元件422。当第一开关元件421接通以将耦合电容器415电连接至第一偏置端子CG时，可以通过被施加至第一偏置端子CG的偏压而在单元晶体管412的浮栅FG处诱发耦合电压。当第二开关元件422接通以将隧穿电容器416电连接至第二偏置端子TG时，可以通过被施加至第二偏置端子TG的偏压而在单元晶体管412的浮栅FG处诱发耦合电压。在单元晶体管412的浮栅FG处诱发的耦合电压可以通过耦合比来确定，耦合比表示为耦合电容器415的电容值、隧穿电容器416的电容值以及单元晶体管412的电容值的函数。当第一开关元件421和第二开关元件422分别断开以将耦合电容器415和隧穿电容器416与第一偏置端子CG和第二偏置端子TG断开电连接时，在单元晶体管412的浮栅FG处不会诱发耦合电压。在编程操作期间，第一开关元件421和第二开关元件422二者可以接通或断开。

比较单元430可以被配置为包括比较器432和产生参考电流的恒流源434。比较器432可以使用电流比较器来实施，电流比较器具有接收流过存储单元410的电流的第一输入端子、接收来自恒流源434的参考电流的第二输入端子以及输出端子。从恒流源434产生的参考电流可以被设置为具有这样的电流值，即，该电流值与从包括存储单元410的多个存储单元(即，包括单元晶体管412的多个单元晶体管)可在编程操作之后获得的各种阈值电压中选择的目标阈值电压相对应。在一些实施例中，如果流过存储单元410的单元电流大于参考电流，则比较器432可以产生具有“高”逻辑电平的输出信号OUT，以及如果流过存储单元410的单元电流小于参考电流，则比较器432可以产生具有“低”逻辑电平的输出信号OUT。

第一开关元件421和第二开关元件422可以根据比较器432的输出信号OUT的逻辑电平而接通或断开。在一些实施例中，如果流过存储单元410的单元电流大于参考电流，则比较器432的输出信号OUT可以被产生为具有“高”逻辑电平，以及第一开关元件421和第二开关元件422可以响应于具有逻辑“高”电平的输出信号OUT而接通。因此，当流过存储单元410的单元电流大于参考电流时，则被施加至第一偏置端子CG 的第一偏压可以被提供至耦合电容器415，以及被施加至第二偏置端子TG的第二偏压可以被提供至隧穿电容器416。相反地，如果流过存储单元410的单元电流小于参考电流，则比较器432的输出信号OUT可以被产生为具有“低”逻辑电平，以及第一开关元件421和第二开关元件422可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，当流过存储单元410的单元电流小于参考电流时，偏压不会被提供至耦合电容器415和隧穿电容器416。

接地器440可以耦接在存储单元410与接地端子GND之间。接地器440可以使用N沟道MOSFET 442来实施。N沟道MOSFET 442可以具有栅极端子G3、漏极端子D3和源极端子S3。N沟道MOSFET 442的栅极端子G3可以接收栅极控制信号，N沟道MOSFET 442可以根据栅极控制信号的电平而导通或截止。例如，N沟道MOSFET 442可以在编程操作期间截止以及可以在读取操作期间导通。N沟道MOSFET 442的漏极端子D3可以通过源极线SL连接至单元晶体管412的源极端子S1。另外，N沟道MOSFET442的漏极端子D3可以连接至比较器432的第一输入端子。N沟道MOSFET 442的源极端子S3可以连接至接地端子GND。如果N沟道MOSFET 442导通，则单元晶体管412的源极端子S1可以通过源极线SL连接至接地端子GND。因此，单元晶体管412的源极端子S1可以接地。即，在读取操作期间，N沟道MOSFET 442可以导通使得源极线SL接地。相反地，如果N沟道MOSFET 442截止，则流过源极线SL的电流可以被供应至比较器432的第一输入端子。即，如果N沟道MOSFET 442截止，则流过单元晶体管412的电流可以被供应至比较器432的第一输入端子。因此，由于N沟道MOSFET442在编程操作期间截止，所以比较器432可以将单元晶体管412的单元电流与参考电流进行比较，以提供被编程单元晶体管412的一致的阈值电压。

图8是图示根据本公开的又一个实施例的非易失性存储器件的存储单元的剖面图。例如，图8的存储单元可以是图7中所示的非易失性存储器件400的存储单元410。

参照图8，存储单元410可以是单层多晶硅栅极存储单元。具体地，N型深阱512可以设置在衬底510的上部区域中。衬底510可以具有P型导电性。衬底510可以具有隧穿区501、存储单元区502、耦合区503以及隔离区504、505、506和507。N型深阱512可以设置在隧穿区501、存储单元区502、耦合区503以及隔离区504、505、506和507中。隔离区504和505可以分别设置在隧穿区501的两侧。隔离区505和506可以分别设置在存储单元区502的两侧。隔离区506和507可以分别设置在耦合区503的两侧。隔离区504和505可以延伸以围绕隧穿区501的侧壁，隔离区505和506可以延伸以围绕存储单元区502的侧壁。另外，隔离区506和507可以延伸以围绕耦合区503的侧壁。因此，隔离区504、505、506和507可以基本上彼此连接。

第一P型阱531、第二P型阱532和第三P型阱533可以沿N型深阱512的上部区域彼此间隔开。第一P型阱531和第二P型阱532可以分别设置在存储单元区502和隧穿区501中。另外，第三P型阱533可以设置在耦合区503中。第一N型阱534可以设置在隔离区504中的N型深阱512的上部区域中。第二N型阱535可以设置在隔离区505中的N型深阱512的上部区域中。第三N型阱536可以设置在隔离区506中的N型深阱512的上部区域中。第四N型阱537可以设置在隔离区507中的N型深阱512的上部区域中。第一N型阱534和第二N型阱535可以延伸以围绕第二P型阱532的侧壁。第二N型阱535和第三N型阱536可以延伸以围绕第一P型阱531的侧壁。第三N型阱536和第四N型阱537可以延伸以围绕第三P型阱533的侧壁。因此，第一N型阱至第四N型阱534、535、536和537可以基本上彼此连接。

第一栅极绝缘层541和浮栅551可以顺序地层叠在第一P型阱531的一部分上。第一栅极绝缘层541和浮栅551可以延伸以覆盖第二P型阱532的一部分以及第三P型阱533的一部分。第二栅极绝缘层542和选择栅电极552可以顺序地层叠在第一P型阱531的另一部分上。第一栅极绝缘层541与浮栅551的层叠结构可以设置为与第二栅极绝缘层542与选择栅电极552的层叠结构间隔开。在图8中，第一P型阱531上的浮栅551被图示为与第二P型阱532上的浮栅551间隔开，以及第三P型阱533上的浮栅551被图示为与第二P型阱532上的浮栅551间隔开。然而，第一P型阱531上的浮栅551可以延伸以提供在第二P型阱532上的浮栅551以及在第三P型阱533上的浮栅551，如上所述。因此，第一P型阱531上的浮栅551、第二P型阱532上的浮栅551和第三P型阱533上的浮栅551可以基本上彼此连接。

N型阱接触区561可以设置在第一N型阱534的上部区域中。第一P型阱接触区562和第一N型接触区563可以沿第二P型阱532的上部区域彼此间隔开。第一P型阱接触区562和第一N型接触区563可以分别与第二P型阱532上的浮栅551的两个侧壁对准。N型源极区564、N型漏极区565和N型浮置结区566可以设置在第一P型阱531的上部区域中以彼此间隔开。N型源极区564和N型浮置结区566可以分别与第一P型阱531上的浮栅551的两个侧壁对准。N型漏极区565和N型浮置结区566可以分别与选择栅电极552的两个侧壁对准。因此，N型浮置结区566可以在第一P型阱531上的浮栅551与选择栅电极552之间的空间区域之下设置在第一P型阱531中。第二P型阱接触区567可以设置在第一P型阱531的上部区域中以与N型源极区564间隔开。第三P型阱接触区568和第二N型接触区569可以设置在第三P型阱533的上部区域中以彼此间隔开。第三P型阱接触区568和第二N型接触区569可以分别与第三P型阱533上的浮栅551的两个侧壁对准。

N型阱接触区561可以通过第一接触插塞571电连接至第一互连图案581。第一互连图案581可以连接至阱偏置线WBL。被施加至阱偏置线WBL的偏置可以具有适合将第一P型阱531、第二P型阱532和第三P型阱533彼此电隔离的电压电平。被施加至阱偏置线WBL的偏置可以通过第一N型阱至第四N型阱534、535、536和537而被供应至N型深阱512。第一P型阱接触区562和第一N型接触区563可以分别通过第二接触插塞572和第三接触插塞573电连接至第二互连图案582。第二互连图案582可以连接至第二偏置端子TG。第二P型阱接触区567和N型源极区564可以分别通过第四接触插塞574和第五接触插塞575电连接至第三互连图案583。第三互连图案583可以连接至源极线SL。选择栅电极552可以通过第六接触插塞576电连接至第四互连图案584。第四互连图案584可以连接至字线WL。N型漏极区565可以通过第七接触插塞577连接至第五互连图案585。第五互连图案585可以连接至位线BL。第三P型阱接触区568和第二N型接触区569可以分别通过第八接触插塞578和第九接触插塞579连接至第六互连图案586。第六互连图案586可以连接至第一偏置端子CG。第三P型阱533、在第三P型阱533上层叠的第一栅极绝缘层541以及在第三P型阱533之上层叠的浮栅551可以组成耦合电容器415。第二P型阱532、在第二P型阱532上层叠的第一栅极绝缘层541以及在第二P型阱532之上层叠的浮栅551可以组成隧穿电容器416。

设置在存储单元区502中的第一P型阱531、N型源极区564、N型浮置结区566、第一栅极绝缘层541和浮栅551可以组成参照图7描述的存储单元410的单元晶体管412。设置在存储单元区502中的第一P型阱531、N型漏极区565、N型浮置结区566、第二栅极绝缘层542和选择栅电极552可以组成参照图7描述的存储单元410的选择晶体管414。N型浮置结区566可以用作单元晶体管(图7的412)的漏极区，还可以用作选择晶体管(图7的414)的源极区。设置在耦合区503中的第三P型阱533、第一栅极绝缘层541和浮栅551可以组成参照图7描述的存储单元410的耦合电容器415。设置在隧穿区501中的第二P型阱532、第一栅极绝缘层541和浮栅551可以组成参照图7描述的存储单元410的隧穿电容器416。

为了执行存储单元410的编程操作，可以将栅极导通电压施加至字线WL，以及可以将正编程电压施加至第一偏置端子CG。另外，在编程存储单元410的期间，可以将负编程电压施加至第二偏置端子TG，以及可以将正位线电压施加至位线BL。此外，可以将接地电压施加至连接至第一P型阱531的源极线SL。被施加至第一偏置端子CG的正编程电压可以被提供至第三P型阱533。在该情形下，可以通过被施加至第三P型阱533的正编程电压而在浮栅551处诱发耦合编程电压。由于在浮栅551处可以诱发耦合编程电压，因此沟道转换层可以形成在隧穿区501中的第一P型阱接触区562与第一N型接触区563之间。因为在浮栅551处诱发耦合编程电压并且负编程电压被施加至第二 P型阱532，所以由于耦合编程电压与负编程电压之间的电压差，电场可以穿过第一栅极绝缘层541而建立。在该情形下，沟道反转层中的载流子(即，电子)可以通过福勒-诺德海姆(Fowler-Nordheim，F-N)隧穿原理而经由第一栅极绝缘层541注入至浮栅551中。结果，存储单元410可以被编程。

此外，可以将栅极导通电压施加至字线WL，选择晶体管可以导通。因此，连接至选择晶体管的单元晶体管可以被选中。当选择晶体管导通时，沟道反转层可以形成在N型漏极区565与N型浮置结区566之间，以及被施加至位线BL的正位线电压可以被提供至N型浮置结区566。在浮栅551处诱发的耦合编程电压可以使单元晶体管导通。即，沟道反转层可以形成在N型源极区564与N型浮置结区566之间。因此，在位线BL与源极线SL之间可以建立电流路径。当在隧穿区501中发生F-N隧穿现象时，在浮栅551处诱发的耦合编程电压可以降低以减少流过位线BL和源极线SL的电流。

图9是图示根据本公开的又一个实施例的非易失性存储器件的编程操作的电路图。例如，图9的非易失性存储器件可以是图7中所示的非易失性存储器件400。在图9中，在图7中所使用的相同的参考标记或参考符号表示相同的元件。因此，在下文中将省略如参照图7所描述的相同元件的详细描述以避免不必要的重复。

参照图9，为了执行单元晶体管412的编程操作，可以将栅极导通电压+VG施加至连接至选择晶体管414的栅极端子G2的字线WL，以及可以将编程位线电压+VBL2施加至位线BL。因此，选择晶体管414可以导通以选择单元晶体管412。此外，当第一开关元件421接通以将第一偏置端子CG电连接至耦合电容器415时，可以将正编程电压+VPP2施加至第一偏置端子CG。另外，当第二开关元件422接通以将第二偏置端子TG电连接至隧穿电容器416时，可以将负编程电压-VPP2施加至第二偏置端子TG。在以上偏置条件下，可以通过被施加至耦合电容器415的正编程电压+VPP2以及被施加至隧穿电容器416的负编程电压-VPP2而在单元晶体管412的浮栅FG处诱发耦合电压。正编程电压+VPP2可以具有与负编程电压-VPP2的绝对值相同的电压电平。在一些实施例中，耦合电容器415的电容值可以大于隧穿电容器416的电容值。如果单元晶体管412被设计为具有与参照图1至图6描述的单元晶体管112和312相同的配置，则即使正编程电压+VPP2和负编程电压-VPP2的绝对值可以被设置为参照图3和图6描述的正编程电压+VPP1一半的电平，在隧穿电容器416中也可以发生F-N隧穿现象以编程单元晶体管412。例如，如果包括耦合电容器415、隧穿电容器416和单元晶体管412的结构被设计为具有大约90％或更高的耦合比，则正编程电压+VPP2可以被设置为大约8伏。在编程单元晶体管412期间，接地器440的N沟道MOSFET 442可以截止。

在编程操作期间，沟道反转层可以形成在单元晶体管412的漏极端子D1与源极端 子S1之间，以及沟道反转层还可以形成在选择晶体管414的漏极端子D2与源极端子S2之间。单元晶体管412的沟道反转层中的电子可以被注入至单元晶体管412的浮栅FG中，使得单元晶体管412的阈值电压可以增大以达到目标阈值电压。当电子可以注入至单元晶体管412的浮栅FG中时，单元电流Ip可以从位线BL经由选择晶体管414和单元晶体管412流入比较器432的第一输入端子。在编程操作期间，如果单元晶体管412的阈值电压变化，则电流Ip也可以变化。例如，如果被注入至单元晶体管412的浮栅FG中的电子的数量在编程操作期间增加，则单元晶体管412的阈值电压可以增大以减小单元电流Ip。

比较器432可以将流入第一输入端子的单元电流Ip与从恒流源434流入第二输入端子的参考电流Iref进行比较。参考电流Iref可以被设置为与包括单元晶体管412的多个单元晶体管在编程操作之后可获得的阈值电压之中的目标阈值电压相对应的电平。如果单元电流Ip大于参考电流Iref，则单元晶体管412的阈值电压可以低于目标阈值电压。如果单元电流Ip可以等于参考电流Iref，则单元晶体管412的阈值电压可以等于目标阈值电压。如果单元电流Ip小于参考电流Iref，则单元晶体管412的阈值电压可以高于目标阈值电压。

当单元电流Ip大于参考电流Iref时，比较器432可以产生具有“高”逻辑电平的输出信号OUT。相反地，当单元电流Ip小于参考电流Iref时，比较器432可以产生具有“低”逻辑电平的输出信号OUT。具有“高”逻辑电平的输出信号OUT可以使第一开关元件421和第二开关元件422接通。因此，在单元晶体管412的浮栅FG处可以持续地诱发正耦合电压，以及负编程电压-VPP2可以被持续地施加至隧穿电容器416的与单元晶体管412的浮栅FG相反的端子。因此，单元晶体管412可以被持续地编程。如果单元晶体管412的阈值电压达到目标阈值电压，则比较器432的输出信号OUT可以被产生为具有“低”逻辑电平。在该情形下，第一开关元件421和第二开关元件422可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，第一偏置端子CG可以与耦合电容器415断开电连接，以及第二偏置端子TG也可以与隧穿电容器416断开电连接。因此，在单元晶体管412的浮栅FG处可以不再诱发耦合电压，以终止用于编程单元晶体管412的编程操作。输出信号OUT的逻辑电平可以根据不同的实施例而设置为不同。例如，在一些实施例中，当单元电流Ip大于参考电流Iref时，输出信号OUT可以被产生为具有“低”逻辑电平，以及当单元电流Ip小于参考电流Iref时，输出信号OUT可以被产生为具有“高”逻辑电平。在该情形下，第一开关元件421和第二开关元件422可以响应于具有“低”逻辑电平的输出信号OUT而接通，以及第一开关元件421和第二开关元件422可以响应于具有“高”逻辑电平的输出信号OUT而断开。

图10是图示根据本公开的再一个实施例的非易失性存储器件600的电路图。

参照图10，非易失性存储器件600可以被配置为包括存储单元610、开关单元620、电流传输单元630、比较单元640和接地器650。存储单元610可以包括单元晶体管612、选择晶体管614、耦合电容器615和隧穿电容器616。在一些实施例中，单元晶体管612和选择晶体管614中的每个可以是N沟道MOSFET。单元晶体管612可以具有浮栅FG，选择晶体管614可以具有栅极端子G2。单元晶体管612的漏极端子D1可以连接至选择晶体管614的源极端子S2。选择晶体管614的栅极端子G2和漏极端子D2可以分别连接至字线WL和位线BL。单元晶体管612的源极端子S1可以连接至源极线SL。单元晶体管612的浮栅FG可以连接至耦合电容器615与隧穿电容器616之间的公共节点。耦合电容器615和隧穿电容器616可以并联连接至单元晶体管612的浮栅FG。在一些实施例中，耦合电容器615和隧穿电容器616中的每个可以被实施为具有MOS电容器结构。

开关单元620可以耦接在存储单元610与第一偏置端子CG之间以及存储单元610与第二偏置端子TG之间。开关单元620可以包括第一开关元件621和第二开关元件622。第一开关元件621可以耦接在第一偏置端子CG与耦合电容器615的另一端之间，以将第一偏置端子CG电连接至耦合电容器615，或者将第一偏置端子CG与耦合电容器615断开电连接。第二开关元件622可以耦接在第二偏置端子TG与隧穿电容器616的另一端之间，以将第二偏置端子TG电连接至隧穿电容器616，或者将第二偏置端子TG与隧穿电容器616断开电连接。在一些实施例中，第一开关元件621和第二开关元件622中的每个可以使用MOSFET来实施。然而，MOSFET仅是用于第一开关元件621和第二开关元件622中的每个的适当的开关元件的示例。即，可以采用具有三个端子的任何开关元件作为第一开关元件621和第二开关元件622。当第一开关元件621接通以将耦合电容器615电连接至第一偏置端子CG时，可以通过被施加至第一偏置端子CG的偏压而在单元晶体管612的浮栅FG处诱发耦合电压。当第二开关元件622接通以将隧穿电容器616电连接至第二偏置端子TG时，可以通过被施加至第二偏置端子TG的偏压而在单元晶体管612的浮栅FG处诱发耦合电压。在单元晶体管612的浮栅FG处诱发的耦合电压可以通过耦合比来确定，耦合比表示为耦合电容器615的电容值、隧穿电容器616的电容值以及单元晶体管612的电容值的函数。当第一开关元件621和第二开关元件622分别断开以将耦合电容器615和隧穿电容器616与第一偏置端子CG和第二偏置端子TG断开电连接时，在单元晶体管612的浮栅FG处不会诱发耦合电压。

电流传输单元630可以将流过存储单元610的电流传输至比较单元640。电流传输单元630可以使用电流镜电路来实施，电流镜电路被配置为包括第一MOSFET 632和第 二MOSFET 634。第一MOSFET 632的栅极端子G4可以连接至第二MOSFET 634的栅极端子G5。第一MOSFET 632的源极端子S4和第二MOSFET 634的源极端子S5可以共同连接至接地端子GND。第一MOSFET 632的漏极端子D4可以连接至单元晶体管612的源极端子S1和第一MOSFET 632的栅极端子G4。第二MOSFET 634的漏极端子D5可以连接至比较单元640。从第二MOSFET 634的漏极端子D5流向第二MOSFET 634的源极端子S5的电流(图11的Ipb)可以等于从第一MOSFET 632的漏极端子D4流向第一MOSFET 632的源极端子S4的电流(图11的Ipa)。

比较单元640可以被配置为包括比较器642和产生参考电流(图11的Iref)的恒流源644。比较器642可以使用电流比较器来实施，电流比较器具有第一输入端子、第二输入端子以及输出端子。比较器652的第一输入端子可以连接至电流传输单元630的第二MOSFET 634的漏极端子D5。比较器642的第二输入端子可以连接至产生参考电流Iref的恒流源644。比较器642的输出端子可以连接至开关单元620。从恒流源644产生的参考电流Iref可以被设置为具有这样的电流值，即，该电流值与从包括存储单元610的多个存储单元(即，包括单元晶体管612的多个单元晶体管)可在编程操作之后获得的各种阈值电压中选择的任意阈值电压(即，目标阈值电压)相对应。在一些实施例中，如果流过存储单元610的单元电流Ipa(即，Ipb)大于参考电流Iref，则比较器642可以产生具有“高”逻辑电平的输出信号OUT，以及如果流过存储单元610的单元电流Ipa(即，Ipb)小于参考电流Iref，则比较器642可以产生具有“低”逻辑电平的输出信号OUT。

第一开关元件621和第二开关元件622可以根据比较器632的输出信号OUT的逻辑电平而接通或断开。在一些实施例中，如果流过存储单元610的单元电流Ipa(即，Ipb)大于参考电流Iref，则比较器632的输出信号OUT可以被产生为具有“高”逻辑电平，以及第一开关元件621和第二开关元件622可以响应于具有逻辑“高”电平的输出信号OUT而接通。因此，当流过存储单元610的单元电流Ipa大于参考电流Iref时，被施加至第一偏置端子CG的正编程电压可以被提供至耦合电容器615，以及被施加至第二偏置端子TG的负编程电压可以被提供至隧穿电容器616。相反地，如果流过存储单元610的单元电流Ipa小于参考电流Iref，则比较器642的输出信号OUT可以被产生为具有“低”逻辑电平，以及第一开关元件621和第二开关元件622可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，当流过存储单元610的单元电流Ipa小于参考电流Iref时，偏压不会被提供至耦合电容器615和隧穿电容器616。

接地器650可以耦接在存储单元610与接地端子GND之间。接地器650可以使用N沟道MOSFET 652来实施。N沟道MOSFET 652可以具有栅极端子G3、漏极端子 D3和源极端子S3。N沟道MOSFET 652的栅极端子G3可以接收栅极控制信号，N沟道MOSFET 652可以根据栅极控制信号的电平而导通或截止。例如，N沟道MOSFET 652可以在编程操作期间截止，以及可以在读取操作期间导通。N沟道MOSFET 652的漏极端子D3可以通过源极线SL连接至单元晶体管612的源极端子S1。N沟道MOSFET 652的源极端子S3可以连接至接地端子GND。如果N沟道MOSFET 652导通，则单元晶体管612的源极端子S1可以通过源极线SL连接至接地端子GND。因此，单元晶体管612的源极端子S1可以接地。即，在读取操作期间，N沟道MOSFET 652可以导通使得源极线SL接地。相反地，如果N沟道MOSFET 652截止，则流过源极线SL的单元电流Ipa可以被供应至比较器642的第一输入端子。即，如果N沟道MOSFET 652截止，则流过单元晶体管612的单元电流Ipa可以被供应至比较器642的第一输入端子。因此，由于N沟道MOSFET 652在编程操作期间截止，所以比较器642可以将单元晶体管612的单元电流Ipa与参考电流Iref进行比较，以提供被编成单元晶体管612的一致的阈值电压。

图11是图示根据本公开的再一个实施例的非易失性存储器件的编程操作的电路图。例如，图11的非易失性存储器件可以是图10中所示的非易失性存储器件600。在图11中，图10中使用的相同的参考标记或相同的参考符号表示相同的元件。因此，在下文中将省略如参照图10所描述的相同元件的详细描述以避免不必要的重复。

参照图11，为了执行单元晶体管612的编程操作，可以将栅极导通电压+VG施加至连接至选择晶体管614的栅极端子G2的字线WL，以及可以将编程位线电压+VBL2施加至位线BL。因此，选择晶体管614可以导通以选择单元晶体管612。此外，当第一开关元件621接通以将第一偏置端子CG电连接至耦合电容器615时，可以将正编程电压+VPP2施加至第一偏置端子CG。另外，当第二开关元件622接通以将第二偏置端子TG电连接至隧穿电容器616时，可以将负编程电压-VPP2施加至第二偏置端子TG。在以上偏置条件下，可以通过被施加至耦合电容器615的正编程电压+VPP2以及被施加至隧穿电容器616的负编程电压-VPP2而在单元晶体管612的浮栅FG处诱发耦合电压。正编程电压+VPP2可以具有与负编程电压-VPP2的绝对值相同的电压电平。在一些实施例中，耦合电容器615的电容值可以大于隧穿电容器616的电容值。如果单元晶体管612被设计为具有与参照图1至图6描述的单元晶体管112和312相同的配置，则即使正编程电压+VPP2和负编程电压-VPP2的绝对值被设置为具有参照图3和图6描述的正编程电压+VPP1一半的电平，在隧穿电容器616中也可以发生F-N隧穿现象以编程单元晶体管612。例如，如果包括耦合电容器615、隧穿电容器616和单元晶体管612的结构被设计为具有大约90％或更高的耦合比，则正编程电压+VPP2可以被设置为大约8伏。在编程单元晶体管612被执行的期间，接地器650的N沟道MOSFET 652可以截止。

在编程操作期间，沟道反转层可以形成在单元晶体管612的漏极端子D1与源极端子S1之间，以及沟道反转层还可以形成在选择晶体管614的漏极端子D2与源极端子S2之间。单元晶体管612的沟道反转层中的电子可以被注入至单元晶体管612的浮栅FG中，使得单元晶体管612的阈值电压增大以达到目标阈值电压。当电子被注入至单元晶体管612的浮栅FG中时，单元电流Ipa可以从位线BL经由选择晶体管614和单元晶体管612流入比较器642的第一输入端子。如果单元晶体管612的阈值电压在编程操作期间变化，则单元电流Ipa的量也可以变化。例如，如果注入至单元晶体管612的浮栅FG中的电子的数量在编程操作期间增加，则单元晶体管612的阈值电压可以增大以减小单元电流Ipa。

比较器642可以将流入第一输入端子的单元电流Ipa(即，Ipb)与从恒流源644流入第二输入端子的参考电流Iref进行比较。参考电流Iref可以被设置为与从包括单元晶体管612的多个单元晶体管在编程操作之后可获得的各种阈值电压中选择的任意阈值电压(即，目标阈值电压)相对应的电平。如果单元电流Ipa(即，Ipb)大于参考电流Iref，则单元晶体管612的阈值电压可以低于目标阈值电压。如果单元电流Ipa可以等于参考电流Iref，则单元晶体管612的阈值电压可以等于目标阈值电压。如果单元电流Ipa小于参考电流Iref，则单元晶体管612的阈值电压可以高于目标阈值电压。

当单元电流Ipa大于参考电流Iref时，比较器642可以产生具有逻辑“高”电平的输出信号OUT。相反地，当单元电流Ipa小于参考电流Iref时，比较器642可以产生具有“低”逻辑电平的输出信号OUT。具有逻辑“高”电平的输出信号OUT可以使第一开关元件621和第二开关元件622接通。因此，在单元晶体管612的浮栅FG处可以持续地诱发正耦合电压，负编程电压-VPP2可以被持续地施加至隧穿电容器616的与单元晶体管612的浮栅FG相反的端子。因此，单元晶体管612可以被持续地编程。如果单元晶体管612的阈值电压达到目标阈值电压，则比较器632的输出信号OUT可以被产生为具有“低”逻辑电平。在该情形下，第一开关元件621和第二开关元件622可以响应于具有“低”逻辑电平的输出信号OUT而断开。因此，第一偏置端子CG可以与耦合电容器615断开电连接，以及第二偏置端子TG也可以与隧穿电容器616断开电连接。因此，在单元晶体管612的浮栅FG处可以不再诱发耦合电压以终止用于编程单元晶体管612的编程操作。输出信号OUT的逻辑电平可以根据不同的实施例而不同。例如，在一些实施例中，当单元电流Ipa大于参考电流Iref时，输出信号OUT可以被产生为具有“低”逻辑电平，以及当单元电流Ipa小于参考电流Iref时，输出信号OUT可以被产生为具有“高”逻辑电平。在该情形下，第一开关元件621和第二开关元件622可以响应于具有“低”逻辑电平的输出信号OUT而接通，以及第一开关元件621和第二开关元件622可以响应于具有逻辑“高”电平的输出信号OUT而断开。

以上已经出于说明的目的而公开了所描述的实施例。本领域技术人员将理解的是，在不脱离如所附权利要求中公开的本公开的精神和范围的情况下，可以进行各种变型、添加和替换。