一种复制位线控制电路的制作方法

本发明涉及一种控制电路，尤其是涉及一种复制位线控制电路。

背景技术：

随着医疗电子与便携式设备的发展，低功耗已经成为芯片设计者首要考虑的目标之一。目前，存储器占据了芯片绝大部分面积与功耗，而SRAM作为一种高性能低功耗存储器被广泛应用于芯片设计中，因此减小SRAM的功耗可以有效延长设备使用时间。传统的SRAM主要包括存储阵列、译码器、时钟控制模块、复制位线控制电路、灵敏放大器、输入电路和输出电路。SRAM的功耗主要来源于存储阵列、译码器、时钟控制模块、灵敏放大器、输入电路和输出电路的静态功耗和动态功耗。其中，存储阵列的开关功耗占据SRAM功耗的主要部分。为了减少存储阵列的开关功耗，通常由字线控制信号开启存储阵列中相应存储单元对位线对进行放电，在位线对建立一个合适的电压差后开启灵敏放大器输出相应数据。由于工艺偏差的影响，灵敏放大器存在失调电压，当位线对电压差小于失调电压时，灵敏放大器将有可能读出错误数据；反之，如果电压差过大，又会造成额外的功耗与延时。因此得到准确的灵敏放大器使能信号和字线控制信号对于实现低功耗的SRAM非常重要。

目前，为了降低SRAM的功耗，主要是通过在SRAM中引入复制位线控制电路来产生灵敏放大器使能信号和字线控制信号，其原理框图如图1所示。文献Amrutur B S,Horowitz M.A replica technique for wordline and sense control in low-power SRAM’s[J].IEEE Journal of Solid-State Circuits,1998,33(8):1208中提出了一种复制位线控制电路。如图2所示，该复制位线控制电路包括九个反相器S1-S9、一个或非门D1、一个与非门B1、一个PMOS管P1和复制单元，复制单元由一个驱动单元和多个负载单元组成，驱动单元具有输入输出端、互补输入输出端和控制端，负载单元具有输入输出端和互补输入输出端，一个驱动单元的输入输出端和多个负载单元的输入输出端连接在一起且其连接线为复制单元的复制位线RBL，一个驱动单元的互补输入输出端和多个负载单元的互补输入输出端连接在一起。反相器S9的输入端接入时钟控制模块输出的片选信号BS，与非门B1的一个输入端接入译码器输出的全局字线控制信号GWL，或非门D1的输出端生成复制字线信号RWL，复制字线信号RWL分别输入反相器S6的输入端、PMOS管P1的栅极和驱动单元的控制端，反相器S5的输出端输出灵敏放大器使能信号SAE，反相器S8的输出端输出字线控制信号WL。该复制位线控制电路的工作原理如下：在非工作状态时，片选信号BS处于低电平，复制字线信号RWL保持在低电平，通过PMOS管P1管将复制位线RBL保持在高电平状态，而与非门B1也由于受到复制字线信号RWL影响其输出始终为低，即字线控制信号WL始终为低电平状态，使存储阵列处于保持数据状态；在工作状态时，片选信号BS为高电平，复制字线信号RWL为高电平，复制字线信号RWL控制驱动单元对复制位线RBL进行放电，同时，复制字线信号RWL信号通过反相器S6、反相器S7、与非门B1和反相器S8后生成字线控制信号WL控制对存储阵列中需要放电的单元进行读取操作，当放电结束时，通过反相器S1～反相器S5五个反相器使灵敏放大器使能信号SAE高电平有效驱动灵敏放大器开始工作。

该复制位线控制电路使反相器S6，反相器S7，反相器S8和与非门B1四个逻辑门的延时与反相器S1-反相器S5五个逻辑门的延时相等，存储阵列位线对放电形成的电压差ΔV_BL可以通过控制复制位线RBL的长度决定，通过控制复制位线RBL长度可以使灵敏放大器工作时相应位线对已经建立足够电压差。该复制位线控制电路通过控制复制位线长度RBL可以较好的追踪复制位线长度RBL放电时间，控制灵敏放大器使能信号与字线控制信号的开启与关闭。但是，该复制位线控制电路中，当灵敏放大器使能信号SAE有效时，字线控制信号WL还需要经过反相器S9和或非门D1的延时才能关断，将字线控制信号WL的开启时间记为T_pulse,WL，复制位线RBL放电时间记为T_rbl，反相器S9和或非门D1的延时记为T_D，T_pulse,WL＝T_D+T_rbl，由此延时T_D会增加不必要的电压损失，特别在SRAM容量较小时位线电压的损失甚至超过本身需要建立的电压差；另外，该复制位线控制电路对片选信号BS需要精确的时序控制，当复制位线RBL被置为低电平时，片选信号BS也需要及时置为低电平，由于在复制字线信号RWL控制下，复制位线RBL会置为与复制字线信号RWL相反的电平状态，而当片选信号BS有效时，复制位线RBL又会反过来作用于复制字线信号RWL，将复制字线信号RWL置为与复制位线RBL相同的电平状态，因此当片选信号BS被置为高电平的时间过长是就会形成一个反馈振荡，对复制字线信号RWL与复制位线RBL的线电容不断进行充放电，增加不必要的功耗，其反馈震荡波形图如图3所示。

综上所述，现有的复制位线控制电路对SRAM的功耗降低比较有限。鉴此，设计一种可以大大降低SRAM的功耗的复制位线控制电路具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种可以大大降低SRAM的功耗的复制位线控制电路。

本发明解决上述技术问题所采用的技术方案为：一种复制位线控制电路，包括复制单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一与非门、第二与非门、第三与非门、第一或非门、第二或非门和第一PMOS管；所述的第一与非门、所述的第二与非门、所述的第三与非门和所述的第一或非门分别具有第一输入端、第二输入端和输出端，所述的第二或非门具有第一输入端、第二输入端、置位端和输出端，所述的复制单元包括一个驱动单元和多个负载单元，所述的驱动单元具有输入输出端、互补输入输出端和控制端，所述的负载单元具有输入输出端和互补输入输出端，所述的驱动单元的输入输出端和多个所述的负载单元的输入输出端连接在一起且其连接线为所述的复制单元的复制位线，所述的驱动单元的互补输入输出端和多个所述的负载单元的互补输入输出端连接，所述的第一与非门的第一输入端为所述的复制位线控制电路的第一输入端，用于接入全局字线控制信号，所述的第二与非门的第一输入端和所述的第三与非门的第一输入端连接且其连接端为所述的复制位线控制电路的第二输入端，用于接入片选信号，所述的第二与非门的第二输入端和所述的第九反相器的输入端连接且其连接端为所述的复制位线控制电路的第三输入端，用于接入读写控制信号，所述的第二与非门的输出端和所述的第二或非门的第一输入端连接，所述的第九反相器的输出端和所述的第三与非门的第二输入端连接，所述的第三与非门的输出端、所述的第八反相器的输入端和所述的第一PMOS管的栅极连接，所述的第八反相器的输出端和所述的第一或非门的第一输入端连接，所述的第一或非门的输出端、所述的第二或非门的第二输入端和所述的驱动单元的控制端连接，所述的第二或非门的置位端、所述的第一PMOS管的漏极、所述的第一反相器的输入端和所述的复制单元的复制位线连接，所述的第一PMOS管的源极接入电源，所述的第二或非门的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第一与非门的第二输入端连接，所述的第一与非门的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端为所述的复制位线控制电路的第一输出端，输出字线控制信号，所述的第一反相器的输出端、所述的第二反相器的输入端和所述的第一或非门的第二输入端连接，所述的第二反相器的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的复制位线控制电路的第二输出端，用于输出灵敏放大器使能信号；所述的第二或非门包括第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述的第二PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第二PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的第二或非门的第一输入端，所述的第三PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的第二或非门的第二输入端，所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第四PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二或非门的输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极和所述的第二NMOS管的源极连接，所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的第二或非门的置位端，所述的第三NMOS管的源极接地。

所述的负载单元包括第五PMOS管、第六PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第五PMOS管的源极、所述的第五PMOS管的漏极、所述的第四NMOS管的漏极、所述的第六NMOS管的漏极、所述的第六PMOS管的源极、所述的第六PMOS管的栅极和所述的第五NMOS管的栅极均接入电源，所述的第五PMOS管的栅极、所述的第四NMOS管的栅极、所述的第六PMOS管的漏极、所述的第五NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第四NMOS管的源极、所述的第五NMOS管的源极、所述的第六NMOS管的栅极和所述的第七NMOS管的栅极均接地，所述的第六NMOS管的源极为所述的负载单元的输入输出端，所述的第七NMOS管的源极为所述的负载单元的互补输入输出端。该电路结构与存储阵列中的存储单元结构相似，可以有效避免受阈值电压、电源电压和环境温度等因素影响，并且由于第五PMOS管的源极、第四NMOS管的漏极、第六NMOS管的漏极与电源相连，因此可以有效适应位线受漏电流影响下复制位线放电最慢的情况。

所述的驱动单元包括第七PMOS管、第八PMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管；所述的第七PMOS管的源极、所述的第七PMOS管的栅极、所述的第八NMOS管的栅极、所述的第八PMOS管的漏极、所述的第八PMOS管的源极、所述的第九NMOS管的漏极和所述的第十一NMOS管的漏极均接入电源，所述的第七PMOS管的漏极、所述的第八NMOS管的漏极、所述的第十NMOS管的漏极、所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接，所述的第八NMOS管的源极和所述的第九NMOS管的源极均接地，所述的第十NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的驱动单元的控制端，所述的第十NMOS管的源极为所述的驱动单元的输入输出端，所述的第十一NMOS管的源极为所述的驱动单元的互补输入输出端。该电路结构与存储阵列中的存储单元结构相似，可以有效避免受阈值电压、电源电压和环境温度等因素影响，并且由于第七PMOS管的漏极、第八NMOS管的漏极、第十NMOS管的漏极与地相连，因此可以模拟存储阵列中位线对的放电情况。

与现有技术相比，本发明的优点在于通过复制单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一与非门、第二与非门、第三与非门、第一或非门、第二或非门和第一PMOS管构建复制位线控制电路；第一与非门、第二与非门、第三与非门和第一或非门分别具有第一输入端、第二输入端和输出端，第二或非门具有第一输入端、第二输入端、置位端和输出端，复制单元包括一个驱动单元和多个负载单元，第二或非门包括第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，第二PMOS管的源极和第四PMOS管的源极均接入电源，第二PMOS管的漏极和第三PMOS管的源极连接，第二PMOS管的栅极和第二NMOS管的栅极连接且其连接端为第二或非门的第一输入端，第三PMOS管的栅极和第一NMOS管的栅极连接且其连接端为第二或非门的第二输入端，第三PMOS管的漏极、第一NMOS管的漏极、第四PMOS管的漏极和第二NMOS管的漏极连接且其连接端为第二或非门的输出端，第一NMOS管的源极、第三NMOS管的漏极和第二NMOS管的源极连接，第三NMOS管的栅极和第四PMOS管的栅极连接且其连接端为第二或非门的置位端，第三NMOS管的源极接地；使用时，复制位线控制电路的第一输入端和译码器连接，接入译码器输出全局字线控制信号，复制位线控制电路的第二输入端和时钟控制电路连接，接入时钟控制电路输出的片选信号，复制位线控制电路的第三输入端和时钟控制电路连接，接入输入时钟控制电路中的读写控制信号，第二与非门的输出端生成写时钟控制信号输出，第三与非门的输出端生成读时钟控制信号输出，第一或非门的输出端生成复制字线信号输出，第六反相器的输出端生成字线使能信号输出，复制位线控制电路的第一输出端生成字线控制信号输出，复制位线控制电路的第二输出端生成灵敏放大器使能信号输出；当写入操作开始时，写时钟控制信号可以直接控制字线使能信号，与全局字线控制信号一起决定存储阵列的字线控制信号的开启与关断；在读取周期开始前，读时钟控制信号维持在低电平，复制单元的复制位线被置为高电平，复制字线信号、字线控制信号与灵敏放大器使能信号都置为低电平；当读取操作开始，读时钟控制信号被置为高电平，从而将复制字线信号置为高电平，控制复制单元对复制位线的线电容进行放电，与此同时，全局字线控制信号被置为高电平，复制字线信号经过第二或非门、第六反相器、第一与非门和第七反相器生成有效的字线控制信号，控制存储阵列的存储单元对其位线对放电；当复制位线被置为低电平时，经过第一反相器～第五反相器延迟后，灵敏放大器使能信号被置为高电平，开启灵敏放大器；由于第二或非门受复制单元的复制位线控制，字线控制信号的关闭不再由复制字线信号决定，在复制单元的复制位线被置为低电平后，经过第二或非门、第六反相器、第一与非门和第七反相器即可关闭字线控制信号，消除第一反相器与第一或非门造成的延时影响，使字线控制信号开启时间与复制位线的放电时间相等，由此确保灵敏放大器开启时字线控制信号能及时关断，避免不必要的功耗损失，大大降低SRAM的功耗；本发明的复制位线控制电路通过平衡字线控制信号开启与关断路径的延时，确保字线控制信号在灵敏放大器使能信号有效后及时关断，减少存储阵列位线对不必要放电造成的开关功耗，并且通过第二与非门、第三与非门和第九反相器对片选信号进行分解，生成读时钟控制信号取代复制字线信号控制对复制位线的充电，有效阻断复制位线与复制字线信号引起的反馈振荡，得到精确且稳定的字线控制信号以达到降低SRAM功耗的目的，采用SMIC 65nm CMOS工艺，将本发明的复制位线控制电路与现有的复制位线控制电路分别应用于全定制2Mb SRAM电路进行比较，结果表明，本发明的复制位线控制电路在1.2V电源电压下，存储阵列的开关功耗可以节省53.7％。

附图说明

图1为使用现有的复制位线控制电路的SRAM的结构原理框图；

图2为现有的复制位线控制电路的结构图；

图3为现有的复制位线控制电路的反馈震荡波形图；

图4为本发明的复制位线控制电路的结构图；

图5为本发明的复制位线控制电路的第二或非门的电路图；

图6为本发明的复制位线控制电路的负载单元的电路图；

图7为本发明的复制位线控制电路的驱动单元的电路图；

图8为使用本发明的复制位线控制电路的SRAM的结构原理框图；

图9为本发明的复制位线控制电路的信号时序图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图4所示，一种复制位线控制电路，包括复制单元、第一反相器S1、第二反相器S2、第三反相器S3、第四反相器S4、第五反相器S5、第六反相器S6、第七反相器S7、第八反相器S8、第九反相器S9、第一与非门B1、第二与非门B2、第三与非门B3、第一或非门D1、第二或非门D2和第一PMOS管P1；第一与非门B1、第二与非门B2、第三与非门B3和第一或非门D1分别具有第一输入端、第二输入端和输出端，第二或非门D2具有第一输入端、第二输入端、置位端和输出端，复制单元包括一个驱动单元和多个负载单元，驱动单元具有输入输出端、互补输入输出端和控制端，负载单元具有输入输出端和互补输入输出端，驱动单元的输入输出端和多个负载单元的输入输出端连接在一起且其连接线为复制单元的复制位线RBL，驱动单元的互补输入输出端和多个负载单元的互补输入输出端连接，第一与非门B1的第一输入端为复制位线控制电路的第一输入端，用于接入全局字线控制信号GWL，第二与非门B2的第一输入端和第三与非门B3的第一输入端连接且其连接端为复制位线控制电路的第二输入端，用于接入片选信号BS，第二与非门B2的第二输入端和第九反相器S9的输入端连接且其连接端为复制位线控制电路的第三输入端，用于接入读写控制信号WEN，第二与非门B2的输出端和第二或非门D2的第一输入端连接，第九反相器S9的输出端和第三与非门B3的第二输入端连接，第三与非门B3的输出端、第八反相器S8的输入端和第一PMOS管P1的栅极连接，第八反相器S8的输出端和第一或非门D1的第一输入端连接，第一或非门D1的输出端、第二或非门D2的第二输入端和驱动单元的控制端连接，第二或非门D2的置位端、第一PMOS管P1的漏极、第一反相器S1的输入端和复制单元的复制位线RBL连接，第一PMOS管P1的源极接入电源VDD，第二或非门D2的输出端和第六反相器S6的输入端连接，第六反相器S6的输出端和第一与非门B1的第二输入端连接，第一与非门B1的输出端和第七反相器S7的输入端连接，第七反相器S7的输出端为复制位线控制电路的第一输出端，输出字线控制信号WL，第一反相器S1的输出端、第二反相器S2的输入端和第一或非门D1的第二输入端连接，第二反相器S2的输出端和第三反相器S3的输入端连接，第三反相器S3的输出端和第四反相器S4的输入端连接，第四反相器S4的输出端和第五反相器S5的输入端连接，第五反相器S5的输出端为复制位线控制电路的第二输出端，用于输出灵敏放大器使能信号SAE。

如图5所示，第二或非门D2包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第二PMOS管P2的源极和第四PMOS管P4的源极均接入电源VDD，第二PMOS管P2的漏极和第三PMOS管P3的源极连接，第二PMOS管P2的栅极和第二NMOS管N2的栅极连接且其连接端为第二或非门D2的第一输入端，第三PMOS管P3的栅极和第一NMOS管N1的栅极连接且其连接端为第二或非门D2的第二输入端，第三PMOS管P3的漏极、第一NMOS管N1的漏极、第四PMOS管P4的漏极和第二NMOS管N2的漏极连接且其连接端为第二或非门D2的输出端，第一NMOS管N1的源极、第三NMOS管N3的漏极和第二NMOS管N2的源极连接，第三NMOS管N3的栅极和第四PMOS管P4的栅极连接且其连接端为第二或非门D2的置位端，第三NMOS管N3的源极接地VSS。

本实施例中，复制单元、第一反相器S1、第二反相器S2、第三反相器S3、第四反相器S4、第五反相器S5、第六反相器S6、第七反相器S7、第八反相器S8、第九反相器S9、第一与非门B1、第二与非门B2、第三与非门B3和第一或非门D1均采用现有技术的成熟产品。

实施例二：如图4所示，一种复制位线控制电路，包括复制单元、第一反相器S1、第二反相器S2、第三反相器S3、第四反相器S4、第五反相器S5、第六反相器S6、第七反相器S7、第八反相器S8、第九反相器S9、第一与非门B1、第二与非门B2、第三与非门B3、第一或非门D1、第二或非门D2和第一PMOS管P1；第一与非门B1、第二与非门B2、第三与非门B3和第一或非门D1分别具有第一输入端、第二输入端和输出端，第二或非门D2具有第一输入端、第二输入端、置位端和输出端，复制单元包括一个驱动单元和多个负载单元，驱动单元具有输入输出端、互补输入输出端和控制端，负载单元具有输入输出端和互补输入输出端，驱动单元的输入输出端和多个负载单元的输入输出端连接在一起且其连接线为复制单元的复制位线RBL，驱动单元的互补输入输出端和多个负载单元的互补输入输出端连接，第一与非门B1的第一输入端为复制位线控制电路的第一输入端，用于接入全局字线控制信号GWL，第二与非门B2的第一输入端和第三与非门B3的第一输入端连接且其连接端为复制位线控制电路的第二输入端，用于接入片选信号BS，第二与非门B2的第二输入端和第九反相器S9的输入端连接且其连接端为复制位线控制电路的第三输入端，用于接入读写控制信号WEN，第二与非门B2的输出端和第二或非门D2的第一输入端连接，第九反相器S9的输出端和第三与非门B3的第二输入端连接，第三与非门B3的输出端、第八反相器S8的输入端和第一PMOS管P1的栅极连接，第八反相器S8的输出端和第一或非门D1的第一输入端连接，第一或非门D1的输出端、第二或非门D2的第二输入端和驱动单元的控制端连接，第二或非门D2的置位端、第一PMOS管P1的漏极、第一反相器S1的输入端和复制单元的复制位线RBL连接，第一PMOS管P1的源极接入电源VDD，第二或非门D2的输出端和第六反相器S6的输入端连接，第六反相器S6的输出端和第一与非门B1的第二输入端连接，第一与非门B1的输出端和第七反相器S7的输入端连接，第七反相器S7的输出端为复制位线控制电路的第一输出端，输出字线控制信号WL，第一反相器S1的输出端、第二反相器S2的输入端和第一或非门D1的第二输入端连接，第二反相器S2的输出端和第三反相器S3的输入端连接，第三反相器S3的输出端和第四反相器S4的输入端连接，第四反相器S4的输出端和第五反相器S5的输入端连接，第五反相器S5的输出端为复制位线控制电路的第二输出端，用于输出灵敏放大器使能信号SAE。

如图5所示，第二或非门D2包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第二PMOS管P2的源极和第四PMOS管P4的源极均接入电源VDD，第二PMOS管P2的漏极和第三PMOS管P3的源极连接，第二PMOS管P2的栅极和第二NMOS管N2的栅极连接且其连接端为第二或非门D2的第一输入端，第三PMOS管P3的栅极和第一NMOS管N1的栅极连接且其连接端为第二或非门D2的第二输入端，第三PMOS管P3的漏极、第一NMOS管N1的漏极、第四PMOS管P4的漏极和第二NMOS管N2的漏极连接且其连接端为第二或非门D2的输出端，第一NMOS管N1的源极、第三NMOS管N3的漏极和第二NMOS管N2的源极连接，第三NMOS管N3的栅极和第四PMOS管P4的栅极连接且其连接端为第二或非门D2的置位端，第三NMOS管N3的源极接地VSS。

如图6所示，本实施例中，负载单元包括第五PMOS管P5、第六PMOS管P6、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7，第五PMOS管P5的源极、第五PMOS管P5的漏极、第四NMOS管N4的漏极、第六NMOS管N6的漏极、第六PMOS管P6的源极、第六PMOS管P6的栅极和第五NMOS管N5的栅极均接入电源VDD，第五PMOS管P5的栅极、第四NMOS管N4的栅极、第六PMOS管P6的漏极、第五NMOS管N5的漏极和第七NMOS管N7的漏极连接，第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的栅极和第七NMOS管N7的栅极均接地VSS，

第六NMOS管N6的源极为负载单元的输入输出端，第七NMOS管N7的源极为负载单元的互补输入输出端。

本实施例中，驱动单元、第一反相器S1、第二反相器S2、第三反相器S3、第四反相器S4、第五反相器S5、第六反相器S6、第七反相器S7、第八反相器S8、第九反相器S9、第一与非门B1、第二与非门B2、第三与非门B3和第一或非门D1均采用现有技术的成熟产品。

实施例三：如图4所示，一种复制位线控制电路，包括复制单元、第一反相器S1、第二反相器S2、第三反相器S3、第四反相器S4、第五反相器S5、第六反相器S6、第七反相器S7、第八反相器S8、第九反相器S9、第一与非门B1、第二与非门B2、第三与非门B3、第一或非门D1、第二或非门D2和第一PMOS管P1；第一与非门B1、第二与非门B2、第三与非门B3和第一或非门D1分别具有第一输入端、第二输入端和输出端，第二或非门D2具有第一输入端、第二输入端、置位端和输出端，复制单元包括一个驱动单元和多个负载单元，驱动单元具有输入输出端、互补输入输出端和控制端，负载单元具有输入输出端和互补输入输出端，驱动单元的输入输出端和多个负载单元的输入输出端连接在一起且其连接线为复制单元的复制位线RBL，驱动单元的互补输入输出端和多个负载单元的互补输入输出端连接，第一与非门B1的第一输入端为复制位线控制电路的第一输入端，用于接入全局字线控制信号GWL，第二与非门B2的第一输入端和第三与非门B3的第一输入端连接且其连接端为复制位线控制电路的第二输入端，用于接入片选信号BS，第二与非门B2的第二输入端和第九反相器S9的输入端连接且其连接端为复制位线控制电路的第三输入端，用于接入读写控制信号WEN，第二与非门B2的输出端和第二或非门D2的第一输入端连接，第九反相器S9的输出端和第三与非门B3的第二输入端连接，第三与非门B3的输出端、第八反相器S8的输入端和第一PMOS管P1的栅极连接，第八反相器S8的输出端和第一或非门D1的第一输入端连接，第一或非门D1的输出端、第二或非门D2的第二输入端和驱动单元的控制端连接，第二或非门D2的置位端、第一PMOS管P1的漏极、第一反相器S1的输入端和复制单元的复制位线RBL连接，第一PMOS管P1的源极接入电源VDD，第二或非门D2的输出端和第六反相器S6的输入端连接，第六反相器S6的输出端和第一与非门B1的第二输入端连接，第一与非门B1的输出端和第七反相器S7的输入端连接，第七反相器S7的输出端为复制位线控制电路的第一输出端，输出字线控制信号WL，第一反相器S1的输出端、第二反相器S2的输入端和第一或非门D1的第二输入端连接，第二反相器S2的输出端和第三反相器S3的输入端连接，第三反相器S3的输出端和第四反相器S4的输入端连接，第四反相器S4的输出端和第五反相器S5的输入端连接，第五反相器S5的输出端为复制位线控制电路的第二输出端，用于输出灵敏放大器使能信号SAE。

如图5所示，第二或非门D2包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第二PMOS管P2的源极和第四PMOS管P4的源极均接入电源VDD，第二PMOS管P2的漏极和第三PMOS管P3的源极连接，第二PMOS管P2的栅极和第二NMOS管N2的栅极连接且其连接端为第二或非门D2的第一输入端，第三PMOS管P3的栅极和第一NMOS管N1的栅极连接且其连接端为第二或非门D2的第二输入端，第三PMOS管P3的漏极、第一NMOS管N1的漏极、第四PMOS管P4的漏极和第二NMOS管N2的漏极连接且其连接端为第二或非门D2的输出端，第一NMOS管N1的源极、第三NMOS管N3的漏极和第二NMOS管N2的源极连接，第三NMOS管N3的栅极和第四PMOS管P4的栅极连接且其连接端为第二或非门D2的置位端，第三NMOS管N3的源极接地VSS。

如图6所示，本实施例中，负载单元包括第五PMOS管P5、第六PMOS管P6、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7，第五PMOS管P5的源极、第五PMOS管P5的漏极、第四NMOS管N4的漏极、第六NMOS管N6的漏极、第六PMOS管P6的源极、第六PMOS管P6的栅极和第五NMOS管N5的栅极均接入电源VDD，第五PMOS管P5的栅极、第四NMOS管N4的栅极、第六PMOS管P6的漏极、第五NMOS管N5的漏极和第七NMOS管N7的漏极连接，第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的栅极和第七NMOS管N7的栅极均接地VSS，

第六NMOS管N6的源极为负载单元的输入输出端，第七NMOS管N7的源极为负载单元的互补输入输出端。

如图7所示，本实施例中，驱动单元包括第七PMOS管P7、第八PMOS管P8、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10和第十一NMOS管N11；第七PMOS管P7的源极、第七PMOS管P7的栅极、第八NMOS管N8的栅极、第八PMOS管P8的漏极、第八PMOS管P8的源极、第九NMOS管N9的漏极和第十一NMOS管N11的漏极均接入电源VDD，第七PMOS管P7的漏极、第八NMOS管N8的漏极、第十NMOS管N10的漏极、第八PMOS管P8的栅极和第九NMOS管N9的栅极连接，第八NMOS管N8的源极和第九NMOS管N9的源极均接地VSS，第十NMOS管N10的栅极和第十一NMOS管N11的栅极连接且其连接端为驱动单元的控制端，第十NMOS管N10的源极为驱动单元的输入输出端，第十一NMOS管N11的源极为驱动单元的互补输入输出端。

本实施例中，第一反相器S1、第二反相器S2、第三反相器S3、第四反相器S4、第五反相器S5、第六反相器S6、第七反相器S7、第八反相器S8、第九反相器S9、第一与非门B1、第二与非门B2、第三与非门B3和第一或非门D1均采用现有技术的成熟产品。

将本发明的复制位线控制电路应用于SRAM中，其连接框图如图8所示，复制位线控制电路的第一输入端和译码器连接，接入译码器输出全局字线控制信号GWL，复制位线控制电路的第二输入端和时钟控制电路连接，接入时钟控制电路输出的片选信号BS，复制位线控制电路的第三输入端和时钟控制电路连接，接入输入时钟控制电路中的读写控制信号WEN，第二与非门的输出端生成写时钟控制信号WCLK输出，第三与非门的输出端生成读时钟控制信号RCLK输出，第一或非门D1的输出端生成复制字线信号RWL输出，第六反相器S6的输出端生成字线使能信号WLEN输出，复制位线控制电路的第一输出端生成字线控制信号WL输出，复制位线控制电路的第二输出端生成灵敏放大器使能信号SAE输出。

本发明的复制位线控制电路的工作原理为：当写入操作开始时，写时钟控制信号WCLK可以直接控制字线使能信号WLEN，与全局字线控制信号GWL一起决定存储阵列的字线控制信号WL的开启与关断。当进行读取操作时，本发明的复制位线控制电路的信号时序如图9所示，其中BL和BLB代表存储阵列中进行放电的一对位线对；在读取周期开始前，读时钟控制信号RCLK维持在低电平，复制单元的复制位线RBL被置为高电平，复制字线信号RWL、字线控制信号WL与灵敏放大器使能信号SAE都置为低电平；当读取操作开始，读时钟控制信号RCLK被置为高电平，从而将复制字线信号RWL置为高电平，控制复制单元对复制位线RBL的线电容进行放电，与此同时，全局字线控制信号GWL被置为高电平，复制字线信号RWL经过第二或非门D2、第六反相器S6、第一与非门B1和第七反相器S7生成有效的字线控制信号WL，控制存储阵列的存储单元对其位线对BL和BLB放电；当复制位线RBL被置为低电平时，经过第一反相器S1～第五反相器S5延迟后，灵敏放大器使能信号SAE被置为高电平，开启灵敏放大器；由于第二或非门D2受复制单元的复制位线RBL控制，字线控制信号WL的关闭不再由复制字线信号RWL决定，在复制单元的复制位线RBL被置为低电平后，经过第二或非门D2、第六反相器S6、第一与非门B1和第七反相器S7即可关闭字线控制信号WL，消除第一反相器S1与第一或非门D1造成的延时影响，使字线控制信号WL开启时间T_pulse,WL与复制位线RBL的放电时间T_rbl相等，由此确保灵敏放大器开启时字线控制信号WL能及时关断，避免不必要的功耗损失，大大降低SRAM的功耗。