1.一种存储器电源时序控制芯片，其特征在于，所述存储器电源时序控制芯片相容于多种处理器平台，所述存储器电源时序控制芯片包括：
多个输入接脚，用以接收对应于各所述多种处理器平台的多个控制信号；
一平台选择电路，用以提供至少一选择信号以指示所述存储器电源时序控制芯片使用在所述多种处理器平台中的一选定处理器平台；
多个电源时序电路，所述多个电源时序电路的每一者用以依据所述多个控制信号而产生所述多种处理器平台的其中一者的多个电源开关信号；
一输入选择电路，耦接到所述多个输入接脚以接收所述多个控制信号，耦接到所述平台选择电路以接收所述至少一选择信号，且根据所述至少一选择信号而将所述多个控制信号传送至所述多个电源时序电路的其中一者；
一输出选择电路，耦接到所述平台选择电路以接收所述至少一选择信号，耦接到所述多个电源时序电路以接收所述多个电源时序电路的每一者的所述多个电源开关信号，且根据所述至少一选择信号而选择所述多个电源时序电路的其中该者的所述多个电源开关信号；以及
多个输出接脚，耦接到所述输出选择电路，并输出所选择的所述多个电源开关信号，以控制所述选定处理器平台的一存储器的一电源时序。
2.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述平台选择电路包括：
至少一搭接接脚，其中所述至少一搭接接脚用以搭接至不同的电压位准而产生不同的所述至少一选择信号。
3.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述平台选择电路包括：
一次性可编程储存器或是暂存器，用以储存以及提供所述至少一选择信号。
4.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述多种处理器平台包括超微2017AM4处理器平台以及英特尔2016KabyLake处理器平台或英特尔2015 SkyLake处理器平台，且所述存储器包括第四代双倍数据率同步动态随机存取存储器DDR4 SDRAM电路。
5.根据权利要求4所述的存储器电源时序控制芯片，其特征在于，所述电源时序包括所述DDR4 SDRAM电路的VPP电源、VDD电源或VDDQ电源以及VTT电源的供电顺序。
6.根据权利要求4所述的存储器电源时序控制芯片，其特征在于，所述多个输入接脚包括：
第一复合功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的芯片组的SLP_S4#信号，或用以接收所述超微2017AM4处理器平台的应用处理单元的SLP_S5#信号；
第二复合功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的VPP_PG信号，或用以接收所述超微2017 AM4处理器平台的应用处理单元的AM4R1信号；
第三功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的所述芯片组的SLP_S3#信号，或用以接收所述超微2017AM4处理器平台的所述应用处理单元的SLP_S3#信号；以及
第四复合功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收所述超微2017AM4处理器平台的所述应用处理单元的S0A3_GPIO信号，
其中所述多个输出接脚包括：
第五复合功能接脚，用以输出第一电源开关信号以控制所述DDR4 SDRAM电路的VPP电源的电源时序；
第六复合功能接脚，用以输出第二电源开关信号以控制所述DDR4 SDRAM电路的VDD电源或VDDQ电源的电源时序；以及
第七复合功能接脚，用以输出第三电源开关信号以控制所述DDR4 SDRAM电路的VTT电源的电源时序。
7.根据权利要求6所述的存储器电源时序控制芯片，其特征在于，所述多个电源时序电路包括第一电源时序电路，若所述选定处理器平台为所述英特尔2016KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台，则所述第一电源时序电路于所述SLP_S4#信号使能之后，使能所述第一电源开关信号；所述第一电源时序电路于所述VPP_PG信号使能之后，使能所述第二电源开关信号；所述第一电源时序电路于所述SLP_S4#信号禁能之后，禁能所述第二电源开关信号；所述第一电源时序电路于所述第二电源开关信号禁能时的第一延迟时间之后，禁能所述第一电源开关信号；以及所述第一电源时序电路于所述SLP_S3#信号与所述DDR_VTT_CNTL信号之中择一以作为所述第三电源开关信号。
8.根据权利要求6所述的存储器电源时序控制芯片，其特征在于，所述多个电源时序电路包括第二电源时序电路，若所述选定处理器平台为所述超微2017AM4处理器平台，则所述第二电源时序电路于所述SLP_S5#信号使能时的第二延迟时间之后，使能所述第一电源开关信号；所述第二电源时序电路于所述第一电源开关信号使能时的第三延迟时间之后，使能所述第二电源开关信号；所述第二电源时序电路于所述SLP_S5#信号禁能时的所述第二延迟时间之后或在所述AM4R1信号禁能之后，禁能所述第一电源开关信号；所述第二电源时序电路于所述第一电源开关信号禁能时的所述第三延迟时间之后，禁能所述第二电源开关信号；所述第二电源时序电路于所述SLP_S3#信号以及所述S0A3_GPIO信号皆使能之后，使能所述第三电源开关信号；以及所述第二电源时序电路于所述SLP_S3#信号禁能后或所述S0A3_GPIO信号禁能后，禁能所述第三电源开关信号。
9.一种存储器电源时序控制芯片，其特征在于，所述存储器电源时序控制芯片相容于英特尔处理器平台以及超微处理器平台，所述存储器电源时序控制芯片包括：
第一复合功能接脚，用以接收所述英特尔处理器平台的芯片组的SLP_S4#信号，或用以接收所述超微处理器平台的应用处理单元的SLP_S5#信号；
第二复合功能接脚，用以接收所述英特尔处理器平台的VPP_PG信号，或用以接收所述超微处理器平台的应用处理单元的AM4R1信号；
第三功能接脚，用以接收所述英特尔处理器平台的所述芯片组的SLP_S3#信号，或用以接收所述超微处理器平台的所述应用处理单元的SLP_S3#信号；以及
第四复合功能接脚，用以接收所述英特尔处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收所述超微处理器平台的所述应用处理单元的S0A3_GPIO信号；
一控制电路，耦接到所述第一复合功能接脚、所述第二复合功能接脚、所述第三功能接脚以及所述第四复合功能接脚，当所述控制电路判断所述存储器电源时序控制芯片使用在所述英特尔处理器平台时，所述控制电路依据所述SLP_S4#信号、所述VPP_PG信号、所述SLP_S3#信号以及所述DDR_VTT_CNTL信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号，当所述控制电路判断所述存储器电源时序控制芯片使用在所述超微处理器平台时，所述控制电路依据所述SLP_S5#信号、所述AM4R1信号、所述SLP_S3#信号以及所述S0A3_GPIO信号产生对应的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号；
第五复合功能接脚，耦接到所述控制电路，用以输出所述第一电源开关信号以控制所述英特尔(Intel)处理器平台或所述超微处理器平台的DDR4 SDRAM电路的VPP电源的电源时序；
第六复合功能接脚，耦接到所述控制电路，用以输出所述第二电源开关信号以控制所述DDR4 SDRAM电路的VDD电源或VDDQ电源的电源时序；以及
第七复合功能接脚，耦接到所述控制电路，用以输出所述第三电源开关信号以控制所述DDR4 SDRAM电路的VTT电源的电源时序。
10.根据权利要求9所述的存储器电源时序控制芯片，其特征在于，所述控制电路包括：
一平台选择电路，用以提供至少一选择信号以指示所述存储器电源时序控制芯片使用在所述英特尔处理器平台与所述超微处理器平台的其中一者；
第一电源时序电路，用以依据所述SLP_S4#信号、所述VPP_PG信号、所述SLP_S3#信号以及所述DDR_VTT_CNTL信号产生对应于所述英特尔处理器平台的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号；
第二电源时序电路，用以依据所述SLP_S5#信号、所述AM4R1信号、所述SLP_S3#信号以及所述S0A3_GPIO信号产生对应于所述超微处理器平台的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号；
一输入选择电路，耦接到所述平台选择电路以接收所述至少一选择信号，且根据所述至少一选择信号而将所述SLP_S4#信号、所述VPP_PG信号以及所述DDR_VTT_CNTL信号传送至所述第一电源时序电路，或是根据所述至少一选择信号而将所述SLP_S5#信号、所述AM4R1信号以及所述S0A3_GPIO信号传送至所述第二电源时序电路；以及
一输出选择电路，耦接到所述平台选择电路、所述第一电源时序电路以及所述第二电源时序电路，当所述至少一选择信号指示所述存储器电源时序控制芯片使用在所述英特尔处理器平台时，所述输出选择电路输出所述第一电源时序电路的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号，当所述至少一选择信号指示所述存储器电源时序控制芯片使用在所述超微处理器平台时，所述输出选择电路输出所述第二电源时序电路的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号。