跨管线的时序瓶颈分析以利用有用偏差引导优化的制作方法
【技术领域】
[OOOU 本公开设及电子设计自动化巧DA)。更具体地，本公开设及电路设计优化。
【背景技术】
[0002] 处理技术上的进展W及对于消费电子的几乎无限的欲望已经激发了集成电路 (1C)设计的尺寸和复杂度上的快速增长。由于1C设计快速增长的尺寸和复杂度，将电路设 计的高级别描述转化为满足一组时序约束的实施方式并且同时对诸如面积、泄漏功率等的 附加量度进行优化变得越来越困难。
【发明内容】
[0003] 在此描述的一些实施例提供了用于引导电路设计的优化的技术和系统。在此描述 的一些实施例针对电路设计中的逻辑路径链的集合来计算总松弛（aggregateslack)的集 合（本公开中也被称作超级路径松弛（superpathslack))。每个逻辑路径链从仅发射信 号但不捕获信号的主输入或时序电路元件开始，并且在仅捕获信号但不发射信号的主输出 或时序电路元件处结束。接下来，实施例基于总松弛的集合来引导电路设计的电路优化。更 具体地，一些实施例基于总松弛的集合来对在时钟树综合（CT巧之前执行的电路优化进行 引导。
[0004] 在一些实施例中，引导电路设计的电路优化设及不试图解决在其总松弛大于或等 于零的逻辑路径链中的逻辑路径的时序违规（timingviolation)。
[0005] 在一些实施例中，引导电路设计的电路优化设及试图解决在其总松弛为负的逻辑 路径链中的逻辑路径的时序违规。
[0006] 在一些实施例中，引导电路设计的电路优化设及试图增大其总松弛为负的逻辑路 径链的总松弛。
[0007] 在一些实施例中，引导电路设计的电路优化设及基于有多少具有负松弛的逻辑路 径链包括逻辑路径来向逻辑路径指派优先级，其中该电路优化试图按照优先级的降序来增 大逻辑路径的时序松弛。由最大数量的具有负松弛的逻辑路径链（即，最大数量的超级路 径）所共享的逻辑路径可W被称作"时序瓶颈"。
[000引在一些实施例中，引导电路设计的电路优化设及在总松弛的集合中的所有总松弛 大于或等于零时终止电路优化。
【附图说明】
[0009] 图1图示了根据在此描述的一些实施例的电路设计。
[0010] 图2图示了根据在此描述的一些实施例如何能够基于超级路径分析来提供引导。
[0011] 图3A-3B图示了根据在此描述的一些实施例的其中使用多个时钟对时序电路元 件进行计时的示例。
[0012] 图4图示了根据在此描述的一些实施例的包括回路的电路设计。
[0013] 图5图示了根据在此描述的一些实施例的用于计算并使用超级路径松弛的过程。
[0014] 图6图示了根据在此描述的一些实施例的计算机系统。
【具体实施方式】
[0015] W下描述被呈现W使得本领域技术人员能够制造并使用本发明，并且在特定应用 及其需求的上下文中被提供。针对所公开的实施例的各种修改对于本领域技术人员而言将 是显而易见的，并且在此定义的总体原则可W被应用于其它实施例和应用而并不偏离本发 明的精神和范围。因此，本发明不限于所示的实施例，而是将被赋予与在此公开的原则和特 征一致的最宽范围。在本公开中，当术语"和/或"与实体列表一同使用时，其指代该实体 列表中的所有可能组合。例如，短语"X、Y和/或Z"覆盖了W下情形；（1)仅X; (2)仅Y; (3)仅Z;(4)X和Y;化)X和Z;化)Y和Z;W及（7)X、Y和Z。
[001d由子巧计自动化化DA)流巧的概i术
[0017]EDA流程能够被用来创建电路设计。一旦电路设计完成，其能够进行制造、封装和 装配W生产集成电路巧片。邸A流程可W包括多个步骤，并且每个步骤能够设及到使用一种 或多种邸A软件工具。W下描述了一些邸A步骤和软件工具。邸A步骤和软件工具的该些 示例仅出于说明的目的而非旨在将实施例限于所公开的形式。
[0018] 一些邸A软件工具使得电路设计者能够描述电路设计的功能。该些工具还使得电 路设计者能够执行假设情景（what-if)规划W完善功能、检查成本等。在逻辑设计和功能 验证期间，能够编写针对系统中的模块的例如SystemVerilog的皿L(硬件描述语言）代码 并且能够检查设计的功能准确性，例如，能够对设计进行检查W确保其产生正确的输出。
[0019] 在针对测试的综合和设计期间，皿L能够使用一种或多种EDA软件工具将皿L代 码翻译为网表（netlist)。进一步地，网表能够针对目标技术被优化，并且能够设计并实施 测试W检查所完成的巧片。在网表验证期间，能够针对与时序约束的兼容性W及与皿L代 码的对应性来检查网表。
[0020] 在设计规划期间，巧片的整体平面布局（floorplan)能够被构建W及针对时序和 顶层布线而被分析。在物理实施期间，电路元件能够被放置在布局（放置）中并且能够被 电禪合（布线）。
[0021] 在分析和提取期间，能够在晶体管层面来验证电路的功能并且能够提取到寄生效 应。在物理验证期间，能够对设计进行检查W确保制造、电气问题、平版印刷问题和电路的 正确性。
[0022] 在分辨率增强期间，可W在布局上形成几何操控W提高设计的可制造性。在掩模 数据准备期间，设计能够被"流片（taped-out) "W产生在制造期间被使用的掩模。
[002引甚于胞级路巧扮弧来摇供优化引导
[0024] 图1图示了根据在此描述的一些实施例的电路设计。电路设计100包括时序电路 元件104、108和112。输入管脚"In"被禪合至组合逻辑102,组合逻辑102被禪合至时序 电路元件104的输入管脚"D"。时序电路元件104的输出管脚"Q"被禪合至组合逻辑106， 组合逻辑106被禪合至时序电路元件108的输入管脚"D"。时序电路元件108的输出管脚 "Q"被禪合至组合逻辑110,组合逻辑110被禪合至时序电路元件112的输入管脚"D"。时 序电路元件112的输出管脚"Q"被禪合至组合逻辑114,组合逻辑114被禪合至输出管脚 "Out"。时序电路元件104、108和112的时钟输入被禪合至时钟管脚"Cnk"。
[0025] 边缘触发的D触发器已经在本公开中被用作时序电路元件的示例。然而，术语"时 序电路元件"一般指代任意类型的边缘触发或电平触发的时序电路元件，而不局限于本公 开中所公开的形式。对于本领域技术人员将会显而易见的是，本公开中所描述的实施例总 体上可应用于任意类型的边缘触发或电平触发的时序电路元件。
[0026] 在给定时钟边缘处（上升、下降或其二者），每个时序电路元件的输入捕获被提供 给该输入的逻辑值，并且每个时序电路元件的输出发射逻辑值，然后该逻辑值在到达下一 时序电路元件的输入之前通过一个或多个口和/或网来传播。
[0027] 在本公开中，术语超弧"超弧"指代从主输入或时序电路元件的输出开始并且在主 输出或下一时序电路元件的输入处结束的路径。例如，电路设计100包括超弧116、118、120 和122。术语"超弧延迟"指代超弧的