一种半导体器件的评估方法和rc时序测试方法
【技术领域】
[0001] 本发明涉及半导体制备领域，尤其是涉及一种半导体器件的评估方法和RC时序 测试方法。
【背景技术】
[0002] 时序分析（Time Analysis)是一种经由完整的分析方式判断集成电路（IC)是否能 够在使用者的时序环境下正常工作的IC性能分析方法。在现代集成电路制备方法中，在集 成电路设计方案形成后，会通过IC性能分析软件，基于集成电路的设计方案，以及采用的 制备工艺参数，对最终形成的集成电路进行时序分析，从而判断集成电路设计方案性能是 否符合要求，以便及时调整集成电路的设计方案或是制备工艺。
[0003] 其中，电阻电容延迟（RC延迟）是时序分析中重要的分析内容。所谓的RC延迟是 指IC器件的互连线架构中的电阻（R)及电容（C)所产生的寄生效应，从而造成严重的传输 延迟现象。RC延迟容易造成集成电路互连线的信号干扰（crosstalk),是电路中讯号传输 速度受限的主要因素。此外，RC延迟还会造成IC的无谓功耗。
[0004] 尤其是随着超大规模集成电路工艺的迅速发展，集成电路中的元器件数量不断增 多，而集成电路的尺寸却越来越小。因而需要通过逐渐增多的金属互连层连接各元器件，从 而提商芯片的速度和集成度。
[0005] 然而，逐渐增多的互连层数增加了各互连层之间产生的电阻电容，其直接增加了 集成电路中的RC延迟。在现代集成电路发展过程中，RC延迟已超过门延迟，成为电路延迟 的主要部分。互连层的RC延迟所产生的负面影响，如环绕、反射、串扰和扭曲等，已严重退 化集成电路整体的性能。因此在集成电路设计过程中，如何精确获取互连层产生的RC延 迟，从而及时对集成电路设计方案作调整已成为集成电路设计中重要课题。
[0006] 然而，随着集成电路集成度不断提高，集成电路设计方案的不断改进，现有的IC 时序分析中，RC延迟数据获取的方法以无法精确的模拟预估集成电路设计方案最终形成的 集成电路结构的RC延迟数据，从而在后续时序分析过程中，获取的时序分析数据与现实制 造获得的集成电路器件的测试数据偏差较大，时序分析数据结果难以准确地反映所采用的 集成电路设计方案以及特定的工艺参数最终形成的集成电路的性能，从而给集成电路制造 成极大困惑。
[0007] 因而，如何准确获取所采用的集成电路设计方案以及特定的制造工艺获得的集成 电路的RC延迟数据是本领域技术人员亟需解决的问题。
【发明内容】
[0008] 本发明解决的问题是提供一种半导体器件的评估方法和RC时序测试方法了，以 提高IC时序分析过程中，所采用的集成电路设计方案以及特定的制造工艺获得的集成电 路的RC延迟数据的准确性。
[0009] 为解决上述问题，本发明提供一种半导体器件的评估方法，包括：
[0010] 提供半导体器件的设计版图，所述设计版图包括多个互连线布局区域；
[0011] 获取各个互连线布局区域中的互连线布局信息；
[0012] 将互连线布局信息输入至至少一个半导体模拟模型中，并同时向同一所述模拟模 型内输入模拟参数，获取各个互连线布局区域中的互连线模拟数据；
[0013] 基于所述互连线模拟数据进行RC数值模拟，获得RC模拟数值；
[0014] 比对所述RC模拟数值和RC标准数值，判断所述RC模拟数值是否落入RC标准数 值的误差范围内，评估所述半导体器件模型。
[0015] 可选地，各个所述互连线布局区域大小相同。
[0016] 可选地，所述半导体模拟模型包括光刻模型；
[0017] 所述模拟参数包括光刻胶数据、曝光和显影工艺参数；
[0018] 所述互连线布局信息包括：互连线预设宽度、互连线预设密度和基底表面高度；
[0019] 所述互连线模拟数据包括：光刻工艺后，光刻胶开口宽度、光刻胶开口密度和光刻 胶表面高度。
[0020] 可选地，所述互连线布局信息，还包括：各个互连线布局区域的坐标数据；
[0021] 所述模拟参数至少包括曝光光源焦距；
[0022] 所述评估方法还包括：
[0023] 在获得所述互连线模拟数据后，基于所述坐标数据，以及所述曝光光源焦距和光 刻胶表面高度对所述半导体模拟数据进行校正，获得校正模拟数据；
[0024] 之后以所述校正模拟数据进行RC数值模拟。
[0025] 可选地，所述半导体模拟模型包括刻蚀模型；
[0026] 所述模拟参数包括基底的材料和刻蚀工艺参数；
[0027] 所述互连线布局信息包括：光刻胶开口宽度、光刻胶开口密度和光刻胶表面高 度；
[0028] 所述互连线模拟数据包括：在所述基底的开口宽度、所述基底的开口密度、所述基 底的表面高度、所述基底的开口的深宽比，以及基底的开口的侧壁倾斜度。
[0029] 可选地，所述互连线布局信息，还包括：各个互连线布局区域的坐标数据；
[0030] 所述评估方法还包括：
[0031] 在获得所述互连线模拟数据后，基于所述坐标数据，以及所述基底的开口的深宽 比和基底的开口的密度对所述互连线模拟数据进行校正，获得校正模拟数据；
[0032] 之后以所述校正模拟数据进行RC数值模拟。
[0033] 可选地，所述半导体模拟模型包括E⑶模型；
[0034] 所述模拟参数包括：E⑶的电镀材料、以及电镀工艺参数；
[0035] 所述互连线布局信息包括：基底的开口的宽度、基底的开口的密度、基底的表面高 度、基底的开口深度和基底的开口的深宽比；
[0036] 在E⑶工艺中，在所述基底上方形成互连线材料层，同时在所述基底的开口内填 充满互连线材料，且所述基底的开口上方的互连线材料层的厚度大于、等于或小于基底上 方其余部分的互连线材料层的厚度；
[0037] 所述互连线模拟数据包括：所述基底的开口上方的互连线材料层的厚度，和互连 线布局区域内的互连线材料层的厚度。
[0038] 可选地，所述互连线布局信息还包括：各个互连线布局区域的坐标数据、各个互连 线布局区域中基底的开口的周长、以及各个互连线布局区域的基底的开口的密度梯度； [0039] 所述评估方法还包括：
[0040] 在获得所述互连线模拟数据后，基于各个互连线布局区域的坐标数据，基底的开 口的周长、基底的开口的密度梯度以及所述基底的开口的宽度对所述互连线模拟数据进行 校正，获得校正模拟数据；
[0041] 之后以所述校正模拟数据进行RC数值模拟。
[0042] 可选地，所述半导体模拟模型包括CMP模型；
[0043] 所述模拟参数包括：待抛光的材料和CMP工艺参数；
[0044] 所述互连线布局信息包括：基底的开口上方的互连线材料层的厚度、基底的开口 个数、基底的开口的密度、基底的开口周长和互连线材料层的平均厚度；
[0045] 所述互连线模拟数据包括：所述基底的开口内的互连线层的厚度，和基底表面的 平均高度。
[0046] 可选地，所述互连线布局信息还包括：各个互连线布局区域的坐标数据，以及各个 互连线布局区域的基底的开口的密度梯度；
[0047] 所述评估方法还包括：
[0048] 在获得所述互连线模拟数据后，基于各个互连线布局区域的坐标数据，各个互连 线布局区域的基底的开口密度梯度、各个互连线布局区域的基底的开口宽度和密度，以及 各个互连线布局区域的基底的开口周长对所述互连线模拟数据进行校正，获得校正模拟数 据；
[0049] 之后以所述校正模拟数据进行RC数值模拟。
[0050] 本发明提供的半导体器件的RC时序测试方法，包括上述的半导体器件的评估方 法，并基于所述RC模拟数值，进行RC时序测试。
[0051] 可选地，所述RC时序测试方法中，在提供所述半导体设计版图后，对所述半导体 设计版图进行DRC和LVS测试的步骤。
[0052] 与现有技术相比，本发明的技术方案具有以下优点：
[0053] 先获取半导体器件的设计版图中各个互连线布局区域的互相连布局信息，从而获 取某一特定的半导体制备工序前基底的真实布局情况；之后将所述互连线布局信息输入 至半导体模拟模型中，并向所述半导体模拟模型中输入实际工艺对应的模拟参数，从而获 取互连线布局区域中的互连线模拟数据。上述技术方案中，所述模拟参数为进行该特定的 半导体制备工序采用的工艺参数，获得基底真实的布局情况后，模拟该半导体制备工序，可 更好地获取该特定工序后基底表面实际的互连线模拟数据；并在获得所述互连线模拟数据 后，进行RC数值模拟，从而可更为准确地获取基底的RC模拟数值，并基于所述RC模拟数值 对最终形成的半导体器件性能进行质量评估。
【附图说明】
[0054] 图1是现有的半导体器件的时序分析流程图；
[0055] 图2是本发明一个实施例提供的半导体器件的评估方法流程示意图；
[0056] 图3本发明一个实施例提供的半导体器件的评估方法中半导体器件的设计版图 的多个互连线布局区域的结构示意图