跨多个操作模式具有基本上恒定的操作性能的静态随机存取存储器(SRAM)阵列的制作方法

优先权要求

本申请要求于2015年3月17日提交且题为“staticrandomaccessmemory(sram)arrayshavingsubstantiallyconstantoperationalyieldsacrossmultiplemodesofoperation(跨多个操作模式具有基本上恒定的操作收益的静态随机存取存储器(sram)阵列)”的美国专利申请s/n.14/659,937的优先权，其通过引用整体纳入于此。

背景

i.公开领域

本公开的技术一般涉及静态随机存取存储器(sram)阵列，并且尤其涉及设计较低功率、较高性能的sram阵列。

ii.

背景技术：

移动通信设备在当今社会已变得普及。这些移动设备的流行部分是由此类设备提供的广泛的功能性所驱动的。为了达成该广泛的功能性，移动设备被设计成达成较低功率操作以延长电池寿命，同时也支持较高性能、较高功率操作。此类设备中所采用的存储器在确定成功达成较低功率和较高性能操作二者中扮演重要的角色。

就此而言，存在不同类型的存储器，每种存储器处理某些独特的特征。例如，静态随机存取存储器(sram)是一种可在移动通信设备中采用的存储器类型。不同于例如动态随机存取存储器(dram)，sram可以存储数据而无需周期性地刷新存储器。sram阵列包含按行和列组织的多个sram位单元(也被称为“位单元”)。对于sram阵列中的任何给定的行，sram阵列的每一列包括其中存储了单个数据值的sram位单元。读取或写入期望的sram位单元行的访问是由字线控制的，而数据值是使用对应的位线从特定sram位单元读取或写入到特定sram位单元的。sram阵列可以被设计成以较低功耗操作，其中此类设计还以较低性能操作。替换地，sram阵列可以被设计成达成较高性能操作，由此要求较高的功耗。

设计成特定性能度量的sram阵列采用对应设计的sram位单元。例如，较高性能的sram阵列采用专门设计成以较高性能水平操作的sram位单元。此外，较低功率sram阵列采用专门设计成以较低功率电平操作的sram位单元。为了达成sram位单元中的变化的功率和性能水平，包括在sram阵列中的sram位单元可以被设计成在特定的参数(诸如特定的阈值电压、引脚数目、引脚的放置和金属区域)下操作。以这种方式，在较低功率的sram阵列中采用的sram位单元根据与在较高性能的sram阵列中采用的sram位单元相关联的参数不同的特定设计参数来操作。然而，针对每种类型的sram阵列要求不同的sram位单元设计可能导致与设计和制造相关联的较高成本。因此，提供以减小的成本达成宽范围的功能性的sram阵列将会是有益的。

公开概述

详细描述中所公开的诸方面包括跨多个操作模式具有基本上恒定的操作收益的静态随机存取存储器(sram)阵列在一方面，提供了一种设计sram阵列的示例性方法，其中sram阵列跨多个操作模式达成基本上恒定的操作收益(例如，读/写限制收益)。为了设计此类sram阵列，一种示例性方法包括确定与sram阵列的每种操作模式相关联的一组性能特性。基于这些性能特性，配置成在每个操作模式中操作的sram位单元被提供给sram阵列。sram位单元可以使用动态自适应辅助技术(例如，过驱动或欠驱动字线、向位线提供偏置电压，等等)来偏置以在期望的操作模式中操作，其中sram位单元跨每种操作模式达成基本恒定的操作收益。换言之，动态自适应辅助技术确定sram阵列于其中操作的操作模式(例如，较低功率、较高性能，等等)，其中动态自适应辅助技术导致操作收益在每种操作模式中基本恒定。此外，sram位单元具有对应的类型，其中该类型是基于sram位单元在不使用动态自适应辅助技术的情况下被设计成在其中操作的操作模式来确定的。该方法提供的sram位单元类型的数目小于sram阵列的操作模式的数目。换言之，该方法提供了跨多个操作模式具有基本上恒定的操作收益的sram阵列，其中特定的操作模式可以在不针对每种操作模式要求不同类型的sram位单元的情况下达成。通过使用此类设计方法，sram阵列可以用与采用设计成在一种操作模式中操作的sram位单元的sram阵列相比更低的成本来提供。

就此而言，在一方面，提供了一种用于设计跨多个操作模式具有基本恒定的操作收益的sram阵列的方法。该方法包括确定sram阵列的多个操作模式中的每种操作模式的性能特性。该方法进一步包括向该sram阵列提供多个sram位单元，这多个sram位单元配置成基于一个或多个动态自适应辅助技术来在具有基本恒定的操作收益的该多个操作模式中操作，其中该多个sram位单元具有对应的类型，并且sram位单元的类型的数目小于操作模式的数目。该方法进一步包括使用该一个或多个动态自适应辅助技术来偏置该多个sram位单元中的每个sram位单元以在该多个操作模式中的一个或多个对应的操作模式中操作。

在另一方面，提供了一种sram阵列。该sram阵列包括偏置电路。该sram阵列进一步包括多个sram位单元。该多个sram位单元中的每个sram位单元配置成基于一个或多个动态自适应辅助技术来在具有基本恒定的操作收益的多个操作模式中操作。该多个sram位单元具有对应的类型，并且sram位单元的类型的数目小于操作模式的数目。该多个sram位单元中的每个sram位单元配置成由偏置电路使用该一个或多个动态自适应辅助技术来偏置以在该多个操作模式中的一个或多个对应的操作模式中操作。

在另一方面，提供了一种sram阵列。该sram阵列包括用于确定sram阵列的多个操作模式中的每个操作模式的性能特性的装置。该sram阵列进一步包括用于向该sram阵列提供多个sram位单元的装置，这多个sram位单元配置成基于一个或多个动态自适应辅助技术来在具有基本恒定的操作收益的该多个操作模式中操作，其中该多个sram位单元具有对应的类型，并且sram位单元的类型的数目小于操作模式的数目。该sram阵列进一步包括用于使用该一个或多个动态自适应辅助技术来偏置该多个sram位单元中的每个sram位单元以在该多个操作模式中的一个或多个对应的操作模式中操作的装置。

在另一方面，一种具有存储于其上的计算机可执行指令的非瞬态计算机可读介质，该计算机可执行指令在由处理器执行时使得该处理器确定sram阵列的多个操作模式中的每个操作模式的性能特性。该计算机可执行指令进一步使得该处理器向该sram阵列提供多个sram位单元，这多个sram位单元配置成基于一个或多个动态自适应辅助技术来在具有基本恒定的操作收益的该多个操作模式中操作，其中该多个sram位单元具有对应的类型，并且sram位单元的类型的数目小于操作模式的数目。该计算机可执行指令进一步使得该处理器使用该一个或多个动态自适应辅助技术来偏置该多个sram位单元中的每个sram位单元以在该多个操作模式中的一个或多个对应的操作模式中操作。

附图简述

图1是解说用于使用最小电压(vmin)设计方法体系来设计静态随机存取存储器(sram)阵列的示例性过程的示图；

图2是解说使用vmin设计方法体系设计的示例性标称性能sram阵列的未经利用的操作收益(operationalyield)的曲线图；

图3是解说用于采用动态自适应辅助技术来设计sram阵列以达成多个操作模式的示例性过程的流程图，其中sram阵列跨多个操作模式具有基本恒定的操作收益；

图4是解说图3中用于设计sram阵列的过程的示例性方面的示图；

图5是解说在采用图3中用于设计sram阵列的过程时改进的操作收益利用的曲线图；

图6是解说在采用图3中的用于设计sram的过程时偏置sram阵列中的每个sram位单元的示例性过程的流程图；

图7解说了使用图3中的过程所设计的示例性sram阵列和示例性sram位单元的电路图；以及

图8是可包括图7中的sram阵列的示例性的基于处理器的系统的框图。

详细描述

现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。

详细描述中所公开的诸方面包括跨多个操作模式具有基本上恒定的操作收益的静态随机存取存储器(sram)阵列在一方面，提供了一种设计sram阵列的示例性方法，其中sram阵列跨多个操作模式达成基本恒定的操作收益(例如，读/写限制收益)。为了设计此类sram阵列，一种示例性方法包括确定与sram阵列的每种操作模式相关联的一组性能特性。基于这些性能特性，配置成在每个操作模式中操作的sram位单元被提供给sram阵列。sram位单元可以使用动态自适应辅助技术(例如，过驱动或欠驱动字线、向位线提供偏置电压，等等)来偏置以在期望的操作模式中操作，其中sram位单元跨每种操作模式达成基本恒定的操作收益。换言之，动态自适应辅助技术确定sram阵列于其中操作的操作模式(例如，较低功率、较高性能，等等)，其中动态自适应辅助技术导致操作收益在每种操作模式中基本恒定。此外，sram位单元具有对应的类型，其中该类型是基于在不使用动态自适应辅助技术的情况下sram位单元被设计成在其中操作的操作模式来确定的。该方法所提供的sram位单元类型的数目小于sram阵列的操作模式的数目。换言之，该方法提供了跨多个操作模式具有基本上恒定的操作收益的sram阵列，其中特定的操作模式可以在不针对每种操作模式要求不同类型的sram位单元的情况下达成。通过使用此类设计方法，sram阵列可以用与采用设计成在一种操作模式中操作的sram位单元的sram阵列相比更低的成本来提供。

在阐述图3中开始的设计跨多个操作模式具有基本上恒定的操作收益的sram阵列的细节之前，首先描述最小电压(vmin)sram阵列设计方法体系。就此而言，图1解说了用于设计sram阵列的示例性vmin设计过程100的示图。vmin设计过程100提供了采用设计成根据sram位单元类型以对应的操作电压达成特定操作模式的sram位单元的sram阵列。此外，每种操作模式与特定功率和/或性能水平相关联。如下文更为具体地描述的，sram阵列被配置成在操作电压被设置成vmin时达成特定的操作收益，其中sram阵列被设计成在vmin或在vmin之上操作。值得注意的是，在本公开中，操作收益是指读/写限制操作收益，其中操作收益是基于在所设计的sram阵列的多个实例上执行读/写操作的成功率来确定的。

继续参照图1，vmin设计过程100包括sram阵列可以被设计成在其中操作的三(3)种操作模式：较低功率(也被称为电源电压监管器(svs))；标称性能(也被称作“中级(medium)”)；和较高性能(也被称作“turbo”)(框102)。vmin设计过程100确定sram阵列被设计成在其中操作的操作模式，并采用设计成在期望模式中操作的对应类型的sram位单元。例如，vmin设计过程100确定sram阵列被要求在较低功率(svs)操作模式(框104)、标称性能(中级)操作模式(框106)、还是在较高性能(turbo)操作模式(框108)中运行。若sram阵列被设计成在较低功率(svs)操作模式中操作，则vmin设计过程100提供具有较低功率sram位单元的sram阵列(框110)。替换地，若sram阵列被设计成在标称性能(中级)操作模式中操作，则vmin设计过程100提供具有标称性能sram位单元的sram阵列(框112)。此外，若sram阵列被设计成在较高性能(turbo)操作模式中操作，则vmin设计过程100向sram阵列提供较高性能sram位单元(框114)。由此，vmin设计过程100设计包括对应类型的sram位单元的sram阵列，其中sram位单元被专门设计成达成sram阵列的期望操作模式。以这种方式，使用vmin设计过程100设计sram阵列招致与设计和制造每个单独类型的sram位单元相关联的成本。

除了设计和制造不同类型的sram单元(其中每种类型被专门设计成满足特定操作模式)招致的成本之外，图1中的vmin设计过程100可能提供具有过多操作收益的sram阵列。就此而言，图2是解说作为所施加的操作电压的函数的、使用vmin设计过程100设计的示例性标称性能sram阵列(未示出)的未经利用的操作收益的曲线图200。值得注意的是，因为标称性能sram阵列是使用vmin设计过程100设计的，所以标称性能sram阵列采用标称性能sram位单元(未示出)。如曲线图200中解说的，标称性能sram阵列被配置成在操作电压等于vmin时(箭头204)达成约等于六西格玛(6σ)(箭头202)的最小要求操作收益。换言之，标称性能sram位单元的设计参数被配置成使得标称性能sram阵列在操作电压vmin处达成6σ的操作收益。值的注意的是，因为vmin大于对应于较低功率操作模式的较低功率电压(vsvs)(箭头206)，所以当操作电压小于vmin时标称性能sram阵列具有不充足的操作收益208。由此，标称性能sram阵列不能被用来在较低功率操作模式中操作。

继续参照图2，为了在标称性能操作模式中操作，标称性能sram阵列的操作电压被设置成标称电压(v标称)(箭头210)。然而，由于标称性能sram位单元的设计参数，标称性能sram阵列被配置成在操作电压等于v标称时达成约为7.4σ的操作收益。标称性能sram阵列在操作电压超过vmin时具有超过6σ的最小要求操作收益的未经利用的操作收益214。由此，除了相关联的设计和制造成本之外，采用vmin设计过程100来设计sram阵列可能导致达成期望的性能水平所不需要的过多操作收益。

就此而言，图3解说了用于设计跨多个操作模式具有基本恒定的操作收益的sram阵列的过程300，其中过程300所提供的sram位单元类型的数目小于sram阵列的操作模式的数目。换言之，过程300提供了一种sram阵列，该sram阵列提供一种特定的操作模式而不针对每种模式要求不同的sram位单元类型。在本文描述的诸方面，sram阵列跨sram阵列的每种操作模式具有基本上恒定的操作收益，其中每种操作模式中达成的操作收益在彼此正/负百分之五(5％)的范围内。

继续参照图3，过程300包括确定sram阵列的每种操作模式的性能特性(框302)。作为非限定性示例，可以类似于图1中的vmin设计过程100中描述的操作模式，针对较低功率模式、标称性能模式和较高性能模式确定性能特性。过程300进一步包括向sram阵列提供多个sram位单元，其中诸sram位单元可以基于一个或多个动态自适应辅助技术来在具有基本恒定的操作收益的多个操作模式中操作。例如，sram位单元可以在较低功率模式、标称性能模式和较高性能模式中操作，而非仅在一种此类模式中操作。值得注意的是，sram位单元具有对应的类型，以及过程300所提供的sram位单元的类型的数目小于sram阵列的操作模式的数目。进一步，过程300包括使用一个或多个动态自适应辅助技术来偏置每个sram位单元以在对应的操作模式中操作。换言之，动态自适应辅助技术可以被采用以偏置sram位单元以在特定操作模式中操作，而非针对每种操作模式要求单独的sram位单元类型。如下文进一步具体描述的，动态自适应辅助技术的非限定性示例可以包括欠驱动或过驱动字线、向位线提供偏置电压、或向sram位单元中的晶体管的背栅极(backgate)提供偏置电压。因为过程300要求比操作模式的数目少的sram位单元的类型，所以与采用设计成在一种操作模式中操作的单独sram位单元类型的sram阵列(如图1中的vmin设计过程100)相比，sram阵列可以用较低的成本来提供。

就此而言，图4提供了解说用于设计sram阵列的过程400的示图，其中过程400是图3中的过程300的示例性方面。过程400提供了一种sram阵列(未示出)，该sram阵列提供特定的操作模式而不针对每种模式要求不同的sram位单元类型。如下文更具体地描述的，sram阵列配置成跨所有操作模式达成基本恒定的操作收益。以这种方式，过程300包括sram阵列可以被设计成在其中操作的三(3)种操作模式：较低功率(svs)；标称性能(中级)；和较高性能(turbo)(框402)。过程400确定每个操作模式在目标操作收益处的性能特性。过程400提供了配置成使用动态自适应辅助技术在每个模式中操作的sram位单元404。在该方面，sram位单元404具有对应于标称性能模式的类型。然而，替换方面可以采用不同类型(诸如较低功率或较高性能)的sram位单元。基于sram阵列的期望的操作模式，过程400使用动态自适应辅助技术来偏置sram位单元404以允许sram位单元404在期望的操作模式中操作。

继续参照图4，在该方面，若过程400确定sram阵列被要求在较低功率(svs)操作模式中运行(框406)，则过程400提供欠驱动字线的辅助(框408)。若过程400确定sram阵列被要求在标称性能(中级)操作模式中运行(框410)，则过程400提供过驱动字线的辅助(框412)。此外，若过程400确定sram阵列被要求在较高性能(turbo)操作模式中运行(框414)，则过程400提供过驱动字线的辅助(框412)，其中在较高性能模式中用来过驱动字线的电压大于在标称性能模式中使用的电压。由此，因为过程400要求比操作模式的数目少的sram位单元的类型，所以与采用设计成在一种操作模式中操作的单独sram位单元类型的sram阵列(如图1中的vmin设计过程100)相比，sram阵列可以用较低的成本来提供。

就此而言，图5是解说作为所施加的操作电压的函数的、使用图4中的过程400设计的sram阵列的改进的操作收益利用的曲线图500。如曲线图500中解说的，sram阵列跨每种操作模式的操作电压达成约等于六西格玛(6σ)的操作收益(箭头502)。值得注意的是，在该方面，过程400达成在6σ的正/负百分之五(5％)内的操作收益。由此，与每种操作模式相关联的操作收益跨诸操作模式基本恒定。在该方面，过程400中提供给sram阵列的sram位单元类似于先前在图1和图2中描述的标称性能sram位单元。然而，并非如图2中的标称性能sram位单元中那样具有比vsvs大的vmin，与图5相关联的标称性能sram位单元具有约等于vsvs的vmin(箭头504)。与图2中的标称性能sram位单元的vmin相比的vmin的此类改变是由应用于sram阵列的动态自适应辅助技术引起的。由此，sram阵列能够在具有大约6σ操作收益的较低功率模式中操作，因为在该方面欠驱动字线将vmin降低到约等于vsvs。

除了较低功率模式之外，sram阵列还可以达成具有约等于6σ的操作收益的标称性能操作模式。标称性能模式通过采用等于v标称的操作电压并如图4中所描述地过驱动字线来达成(箭头506)。由此，与过程400相关联的sram阵列在标称性能模式中达成了大致6σ的操作收益，这与在采用vmin设计过程100时招致的具有图2中的未经利用的操作收益214相反。以这种方式，通过过驱动字线以偏置标称性能sram位单元来达成标称性能模式，过程400通过牺牲未经利用的操作收益214来换取性能的增加。作为非限定性示例，通过过驱动字线，由于标称性能sram位单元中的超额电压引起的位错误，较少的读和写操作成功，从而导致较低的操作收益。然而，过驱动字线导致更快的读和写操作，从而使标称性能sram位单元的性能达成标称性能操作模式。

继续参照图5，sram阵列还达成了具有大约6σ的操作收益的较高性能操作模式。较高性能模式通过采用等于vturbo的操作电压并且如先前所描述地过驱动字线来达成(箭头508)。类似于先前所描述的标称性能模式，通过过驱动字线以偏置标称性能sram位单元来达成较高性能模式，过程400牺牲了超过6σ的图2中未经利用的操作收益214来交换性能的增加。由此，作为非限定性示例，通过过驱动字线，由于较低功率sram位单元中的超额电压引起的位错误，较少的读和写操作成功，从而导致较低的操作收益。然而，过驱动字线导致更快的读和写操作，从而使标称性能sram位单元的性能增加到较高性能操作模式。值得注意的是，在该方面，与标称性能模式相比，针对较高性能模式牺牲了更大量的未经利用的操作收益214，因为较高的电压被用来过驱动字线以达成较高的性能水平，由此减小了更大量的操作收益。因此，如图5中所解说的，过程400使得sram阵列能够在采用一(1)种类型的sram位单元时达成多个操作模式。由此，与采用设计成在一种操作模式中操作的单独的sram位单元类型(如图1中的vmin设计过程100中)的sram阵列相比，sram阵列可以用较低的成本来提供。

如先前所注意到的，使用图3中的过程300设计的sram阵列内的sram位单元使用各种动态自适应辅助技术来偏置以在多个操作模式中操作。就此而言，图6解说了在采用图3中的过程300时偏置sram阵列中的sram位单元的示例性过程600。由此，过程600可以包括使用一个或多个动态自适应辅助技术来偏置sram阵列中的每个sram位单元以在较高性能模式中操作(框602)。进一步，过程600可以包括使用一个或多个动态自适应辅助技术来偏置sram阵列中的每个sram位单元以在标称性能模式中操作(框604)。过程600还可以包括使用一个或多个动态自适应辅助技术来偏置sram阵列中的每个sram位单元以在较低功率模式中操作(框606)。值得注意的是，上述操作模式中的每一者可以使用各种动态自适应辅助技术来达成。

就此而言，继续参照图6，过程600可以通过过驱动对应于sram阵列中的每个sram位单元的字线来执行此类偏置(框608)。过驱动字线包括向字线提供较高电压以便增加读或写操作的速度，但是此类过驱动还可以减小sram阵列在特定操作电压处的操作收益。进一步，过程600可以通过欠驱动对应于每个sram位单元的字线来达成期望的偏置，其中较低电压被提供到字线以便减小读或写操作的速度并增加sram阵列在特定操作电压处的操作收益(框610)。过程600还可以通过向对应于sram阵列中的每个sram位单元的位线提供偏置电压(也被称作“位线推升”)来执行此类偏置。类似于过驱动字线，向位线施加偏置电压可以增加写操作的速度并减小操作收益。进一步，过程600可以包括通过向对应于每个sram位单元中的一个或多个晶体管的背栅极施加偏置电压来偏置每个sram位单元(框614)。类似于其他动态自适应辅助技术，向背栅极施加偏置电压可以根据偏置电压的强度来增加或减小读或写操作的速度，藉此分别减小或提高操作收益。

就此而言，图7解说了使用图3中的过程300设计的示例性sram阵列700。sram阵列700包括多个sram位单元702(1)-702(m)(一般称作“sram位单元702”)，其中sram位单元702(1)-702(m)被组织成行704(1)-704(n)和列706(1)-706(p)。sram阵列700还包括配置成向sram位单元702(1)-702(m)提供偏置的偏置电路707。图7中还提供了示例性sram位单元702的电路图。sram位单元702包括第一反相器708和第二反相器710。第一存取晶体管712被用来访问第一反相器708，以及第二存取晶体管714被用来访问第二反相器710。字线716被配置成将第一存取晶体管712的栅极(g)耦合到第二存取晶体管714的栅极(g)。位线718被配置成耦合到第一存取晶体管712的漏极(d)。位线逆720被配置成耦合到第二存取晶体管714的源极(s)。第一反相器708包括第一上拉晶体管722和第一下拉晶体管724。第二反相器710包括第二上拉晶体管726和第二下拉晶体管728。电压源730被配置成耦合到第一和第二上拉晶体管722、726，而第一和第二下拉晶体管724、728被配置成耦合到接地732。值的注意的是，虽然在本方面中sram位单元702是标准六晶体管(6t)sram位单元，但是其他方面可以采用sram位单元702的替换性设计，诸如但不限于八晶体管(8t)或十晶体管(10t)sram位单元。

继续参照图7，sram位单元702被配置成经由位线708进行读取和写入，而字线716被用来访问sram位单元702以供读操作和写操作。进一步，sram位单元702被配置成在第一和第二反相器708、710内存储单个位，其中第一和第二反相器708、710交叉耦合以保持表示该位的数据值的电荷。以这种方式，为了读取sram位单元702，位线718被预充电到逻辑‘1’值而位线逆720被预充电到逻辑‘0’值，并且字线716被配置成激活第一和第二存取晶体管712、714。若所存储的位具有逻辑‘1’值，则第一反相器708被配置成在位线718上维持逻辑‘1’值。相反，若所存储的位具有逻辑‘0’值，则第一反相器708被配置成维持位线718上的逻辑‘0’值。

继续参照图7，为了向sram位单元702写入一位，要写入到sram位单元702的值由位线718提供，而互补值由位线逆720提供。由此，为了写入逻辑‘1’值，字线716激活第一和第二存取晶体管712、714，而位线718提供逻辑‘1’值且位线逆720提供逻辑‘0’值。此类逻辑值的配置使得第一和第二反相器708、710存储逻辑‘1’值。相反，为了写入逻辑‘0’值，位线718和位线逆720分别提供逻辑‘0’值和逻辑‘1’值。进一步，字线716激活第一和第二存取晶体管712、714，且第一和第二反相器708、710的配置使得第一和第二反相器708、718存储逻辑‘0’值。

继续参照图7，因为sram阵列700使用图3中的过程300来设计，sram位单元702(1)-702(m)中的每一者配置成基于偏置电路707使用何种动态自适应辅助技术来偏置sram阵列700而在对应的操作模式中操作。在该方面，sram位单元702(1)-702(m)中的每一者配置成在较低功率(svs)操作模式、标称性能(中级)操作模式、和较高性能(turbo)操作模式中操作。值得注意的是，sram位单元702(1)-702(m)在替换方面可以配置成在其他操作模式中操作。进一步，可以采用各种动态自适应辅助技术来达成每种操作模式。

就此而言，字线716可以被过驱动以便增加第一和第二存取晶体管712、714的激活速度，藉此根据施加到字线716的过驱动电压来偏置sram位单元702以在标称或较高性能模式中操作。附加地，字线716可以被欠驱动以便减小第一和第二存取晶体管712、714的激活速度，藉此将sram位单元702偏置成在较低功率模式中操作。sram位单元702还可以通过向位线718应用偏置电压来偏置以在特定操作模式中操作。就此而言，向位线718施加较高偏置电压可以使得sram位单元702能够根据偏置电压在标称或较高性能模式中操作。替换地，向位线718施加较低偏置电压可以使得sram位单元702能够在较低功率模式中操作。进一步，sram位单元702还可以通过向第一存取晶体管712的背栅极(bg)或第二存取晶体管714的背栅极(bg)施加偏置电压来偏置以在特定操作模式中操作。值得注意的是，sram位单元702(1)-702(m)被配置成在每个操作模式中达成基本恒定的操作收益，而不管采用了哪个动态自适应辅助技术来达成期望的模式。因此，因为sram阵列700要求比操作模式的数目少的sram位单元的类型，所以与采用设计成在一种操作模式中操作的单独sram位单元类型的sram阵列(如图1中的vmin设计过程100)相比，sram阵列700可以用较低的成本来提供。

根据本文中所公开的诸方面的采用动态自适应辅助技术的sram阵列可在任何基于处理器的设备中提供或集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(pda)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(dvd)播放器、以及便携式数字视频播放器。

就此而言，图8解说了可采用图7中解说的sram阵列700的基于处理器的系统800的示例。在此示例中，基于处理器的系统800包括一个或多个中央处理单元(cpu)802，其各自包括一个或多个处理器804。(诸)cpu802可以是主设备。(诸)cpu802可具有耦合到(诸)处理器804以用于对临时存储的数据进行快速访问的高速缓存存储器806。(诸)cpu802被耦合至系统总线808，且可互耦合基于处理器的系统800中所包括的主设备和从设备。如众所周知的，(诸)cpu802通过在系统总线808上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸)cpu802可向作为从设备的示例的存储器控制器810传达总线事务请求。尽管未在图8中解说，但可提供多个系统总线808，其中每个系统总线808构成不同的织构。

其他主设备和从设备可被连接到系统总线808。如图8中所解说的，作为示例，这些设备可包括存储器系统812、一个或多个输入设备814、一个或多个输出设备816、一个或多个网络接口设备818、或者一个或多个显示器控制器820。(诸)输入设备814可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备816可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备818可以是配置成允许往来于网络822的数据交换的任何设备。网络822可以是任何类型的网络，包括但不限于：有线或无线网络、私有或公共网络、局域网(lan)、广域网(wlan)、或因特网。(诸)网络接口设备818可以被配置成支持所期望的任何类型的通信协议。存储器系统812可包括一个或多个存储器单元824(1)-824(n)。

(诸)cpu802还可被配置成在系统总线808上访问(诸)显示器控制器820以控制发送给一个或多个显示器826的信息。(诸)显示器控制器820经由一个或多个视频处理器828向(诸)显示器826发送要显示的信息，视频处理器828将要显示的信息处理成适于(诸)显示器826的格式。(诸)显示器826可包括任何类型的显示器，包括但不限于阴极射线管(crt)、液晶显示器(lcd)、等离子显示器等。

本领域技术人员将进一步领会，结合本文所公开的各方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(ic)、或ic芯片中。本文所公开的存储器可以是任何类型和大小的存储器，并且可被配置成存储所期望的任何类型的信息。为了清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

结合本文所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用被设计成执行本文所描述的功能的处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可被实现为计算设备的组合，例如dsp与微处理器的组合、多个微处理器、与dsp核心协同的一个或多个微处理器、或任何其他此类配置。

本文所公开的各方面可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(ram)、闪存、只读存储器(rom)、电可编程rom(eprom)、电可擦可编程rom(eeprom)、寄存器、硬盘、可移动盘、cd-rom、或本领域中所知的任何其它形式的非瞬态计算机可读介质中。示例性存储介质被耦合至处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在asic中。asic可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。

还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文所公开的原理和新颖特征一致的最广义的范围。