典型相位混频器电路接收具有不同相位的两个周期性信号且产生具有在两个输入信号的相位之间的相位的输出周期性信号。相位混频器电路常见于许多存储器装置中，例如动态随机存取存储器(dram)、静态随机存取存储器(sram)等。此些装置通常包含单相混频器电路。许多传统相位混频器电路包含具有多个并联反相逻辑门(“反相器”)的单级。相位混频器电路将周期性信号中的每一者路由到多个并联反相器。可基于控制信号选择性地激活或去激活并联反相器。通过选择性地激活一些并联反相器，可相对于彼此加权周期性信号。在加权周期性信号之后，可使其内插(例如，组合)以产生具有在周期性信号的相位之间的相位的输出信号。
技术实现要素：
根据一个实施例，揭示一种设备。所述设备包括：第一相位混频器电路，其经配置以接收第一信号及第二信号且提供具有在所述第一信号的相位与时钟信号的相位之间的相位的第一中间信号；及第二相位混频器电路，其经配置以接收所述第一信号的补数及所述第二信号的补数，且提供具有在所述第一信号的所述补数的相位与所述第二信号的所述补数的相位之间的相位的第二中间信号，其中所述第二中间信号在节点处与所述第一中间信号组合以提供输出信号。
附图说明
图1a是根据本发明的实施例的相位内插电路的功能框图。
图1b是根据本发明的实施例的相位内插电路的功能框图。
图2是根据本发明的实施例的相位内插电路的功能框图。
图3是根据本发明的实施例的实例差分相位混频器电路。
图4是根据本发明的实施例的实例差分相位混频器电路。
图5是根据本发明的实施例的描绘包含差分相位混频器的设备的存储器的框图。
具体实施方式
下文阐述某些细节以充分理解本发明的实施例。然而，所属领域的技术人员将清楚，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例是以实例方式提供且不应用以将本发明的范围限于这些特定实施例。在其它实例中，未详细展示熟知电路、控制信号、时序协议及软件操作以免不必要地模糊本发明。
许多传统单级相位混频器存在多个缺点。首先，其受占空比变化的影响。例如，在传统单级相位混频器中，相位混频器电路不同地影响周期性信号的上升沿及下降沿。这可能导致在输入信号与输出信号之间出现显著的占空比变化。占空比变化可能负面地影响存储器装置的性能。例如，在双倍数据速率存储器装置中，与50％占空比有明显偏差可能减少用于执行存储器操作的可用数据眼。对于3ns的时钟周期，一些传统相位混频器电路可能经历占空比变化多达10ps到20ps。另外，传统单级相位混频器可能经历步长的非线性。即，由使用传统单级相位混频器的延迟电路中的每一步施加的延迟量是不均匀的，从而导致逐步的延迟量不同。例如，步长的非线性可能负面地影响存储器装置的操作。本文中揭示包含差分相位混频器电路的电路的各种实施例，所述电路实现输入信号相位混频，且减小占空比变化及增大步长线性度，而基本不增加功耗或输入/输出延迟时间。
图1a是根据本发明的实施例的相位内插电路102的功能框图。相位内插电路102包含差分相位混频器104及输出反相器110。差分相位混频器104包含相位混频器电路106及108。相位内插电路102可经配置以接收输入信号even、odd、evenf及oddf且提供输出信号out。输入信号even、odd、evenf及oddf以及输出信号out可全部是周期性信号(例如，时钟信号)。输入信号odd可从延迟线电路(例如延迟锁相环电路)接收。输入信号even及odd可具有在其间的相位时序差。即，输入信号even、odd中的一者可能领先或落后于另一者。通常，输入信号even及odd表示在其间具有一定相位差的两个独立信号。在一些实施例中，输入信号odd可与输入信号even互补。类似地，输入信号oddf可与输入信号evenf互补。输入信号evenf及oddf可分别与输入信号even及odd互补。在其它实施例中，输入信号even及odd以及evenf及oddf可具有其它相位差。将明白，“互补”的描述旨在为宽泛的，且包含例如反相的信号以及异相180度的信号。
如下文进一步详细描述，相位混频器电路106及108可分别内插(例如，组合)输入信号even及odd以及输入信号evenf及oddf，以提供(例如，生成)中间信号outa及outb。如下文将更详细描述，中间信号outa可具有基于输入信号evenf及oddf信号的相位的相位，且中间信号outb可具有基于输入信号even及odd信号的相位的相位。中间信号outa及outb可经耦合在一起以提供输出信号out。相位内插电路102可进一步经配置以接收控制信号q<0:n>。控制信号q<0:n>可将控制信息提供给相位混频器电路106及108，所述控制信息控制相位混频器电路106及108中的每一者以相对于其它经接收输入信号(例如，odd、oddf)加权经接收输入信号(例如，even、evenf)。因此，中间信号outa及outb的相位可基于由控制信号q<0:n>提供的控制信息来配置。在各种实施例中，与许多传统单级相位混频器相比，输出信号out可展现减小的占空比变化及增大的步长线性度。对于3ns的时钟周期，本发明的一些实施例可展现小于5ps的占空比变化。
在所描绘的实施例中，可将输入信号even及odd提供给相位混频器电路106。相位混频器电路106可具有分别经配置以接收输入信号even及odd的偶数输入端子及奇数输入端子。相位混频器电路106还可经配置以接收控制信号q<0:n>。控制信号q<0:n>可为经配置以将控制信息提供给相位混频器电路106的多位信号。可由相位混频器电路106使用控制信息以相对于彼此加权输入信号even及odd。相位混频器电路106可提供具有在输入信号even的相位与输入信号odd的相位之间的相位的中间信号outa。下文关于图3及4进一步详细论述用于实施相位混频器电路106的实例电路。
类似地，可将输入信号evenf及oddf提供给相位混频器电路108。相位混频器电路108可具有经配置以接收输入信号evenf的偶数输入端子及经配置以接收输入信号oddf的奇数输入端子。相位混频器电路108还可经配置以接收控制信号q<0:n>，所述控制信号q<0:n>将控制信息提供给相位混频器电路108。可由相位混频器电路108使用控制信息以相对于彼此加权输入信号evenf及oddf。相位混频器电路108可提供具有在输入信号evenf的相位与输入信号oddf的相位之间的相位的中间信号outb。下文关于图3及4进一步详细论述用于实施相位混频器电路108的实例实施例。
如图1a的实施例中所展示，可将相位混频器电路108的中间信号outb提供给输出反相器110。输出反相器110可补偿输入信号的互补性质(即，even与evenf互补且odd与oddf互补)。中间信号outa及outb可为具有互补占空比失真信息的差分信号。中间信号outa及outb可为平衡的且对称的(即，outa及outb两者具有基本相同的驱动及负载)。在组合中间信号outa及outb以产生相位内插电路102的输出信号out之前，输出反相器110通过使由差分相位混频器108提供的中间信号(即，outa、outb)中的一者反相而考虑差分相位混频器104的差分性质。在由图1a所说明的实施例中，通过反相器110使中间信号outb反相。然而，在一些实施例中，通过反相器110使中间信号outa反相。在使中间信号中的一者(例如，outb)反相之后，可在节点处组合两个中间信号outa及outb以提供相位内插电路102的输出信号out。在各种实施例中，输出信号out具有在输入信号even的相位与输入信号odd的相位之间的基于控制信号q<0:n>的相位的输出信号out。
通过采用如图1a中所展示的差分相位混频器且组合中间信号outa及outb，相位内插电路102可提供输出信号out，所述输出信号out展现减小的占空比变化及增大的步长线性度。差分相位混频器可确保每一时钟信号的上升沿及下降沿两者同时通过相同相位混频路径。这可确保由相位混频引起的任何占空比失真以互补方式施加到上升沿及下降沿。结果是施加到上升沿及下降沿中的每一者的占空比失真大部分对消或抵消，从而导致输出信号展现减小的占空比变化。
图1b是根据本发明的实施例的相位内插电路102的功能框图。图1b包含差分相位混频器104、相位混频器电路106及108以及输出反相器110。差分相位混频器104、相位混频器电路106及108以及输出反相器110中的每一者可如上文关于图1a所描述般实施。如图1b中所展示的相位内插电路102包含第二输出反相器112，所述第二输出反相器112可如结合输出反相器110所展示般配置以形成交叉耦合锁存器。如上文所论述，中间信号outa及outb可为平衡的且对称的。为保持中间信号的平衡性质，第二输出反相器112可经耦合到输出反相器110以形成交叉耦合锁存器。
图2是根据本发明的实施例的相位内插电路202的功能框图。所述相位内插电路包含差分相位混频器204以及反相器210、212及214。差分相位混频器204包含相位混频器电路206及208。相位混频器电路206及208可经实施为如上文关于图1a到b所描述的相位混频器电路106及108。下文关于图3及4进一步详细描述用于实施相位混频器电路206及208的实例电路。
在图2的实施例中，相位内插电路202接收输入信号even及odd以及控制信号q<0:n>。控制信号q<0:n>可如上文关于图1a到b所描述般实施。可将输入信号even及odd提供给差分相位混频器204及相位混频器电路206的输入端子。另外，输入信号even及odd可分别经耦合到反相器212及214的输入端子。反相器212及214可分别提供信号evenf及oddf。在各种实施例中，信号evenf及oddf可与输入信号even及odd互补。如上文关于图1a所描述，可将信号evenf及oddf提供给相位混频器电路208的偶数输入端子及奇数输入端子。如上文关于图1a所描述，相位混频器电路206及208可经配置以提供具有在其各自输入信号之间的如由控制信号q<0:n>确定的相位的中间信号outa及outb。中间信号outa及outb可为具有互补占空比失真信息的差分信号。如在图1a到b中，中间信号outa及outb可为平衡的，但可使用共同质心架构来实施。
可将中间信号outa提供给反相器210。如上文关于图1a所描述，中间信号outa或outb中的一者可在耦合中间信号outa及outb之前反相以考虑差分相位混频器204的差分性质。在所描绘的实施例中，反相器210的输出在节点处耦合到中间信号outb以提供输出信号out。在各种实施例中，反相器210可逼近与反相器212及214相关联的固有延迟。通过使反相器210的固有延迟与反相器212及214的固有延迟匹配，沿相位内插电路202的每一路径的总延迟可近似相等。与图1b的实施例相反，图2的实施例是不对称的。相反，所述实施例经布置成共同质心布局。因为共同质心布局，所以可使用及选择单输出反相器210(与图1b的交叉耦合锁存器不同)以逼近反相器212及214的固有延迟。在使中间信号中的一者(例如，中间信号outa)反相之后，可组合中间信号outa及outb以提供具有在输入信号even的相位与输入信号odd的相位之间的相位的输出信号out。在各种实施例中，与传统相位混频器电路相比，输出信号out可展现减小的占空比变化及增大的步长线性度。
图3是根据本发明的实施例的实例差分相位混频器304。差分相位混频器304可经实施为差分相位混频器104及204，如上文分别关于图1及2所描述。差分相位混频器304经配置以接收输入信号even、odd、evenf及oddf。输入信号可如上文在图1及/或2中所描述般实施。差分相位混频器304还可经配置以接收控制信号q<0:n>。如上文所描述，控制信号q<0:n>可将控制信息提供给差分相位混频器304以相对于彼此加权输入信号。在各种实施例中，控制信号q<0:n>可为多位信号。差分相位混频器304包含相位混频器电路306及308。相位混频器电路306及308可经实施为相位混频器电路106、108、206及/或208，如上文所描述。
相位混频器电路306可包含反相器310、312及314。反相器310可经配置以接收输入信号even，且反相器312可经配置以接收输入信号odd。在各种实施例中，反相器310及312可各自表示多个并联反相器。并联反相器可具有彼此不同的驱动强度以使能够相对于彼此加权输入信号even及odd。反相器310及312可进一步经配置以接收控制信号q<0:n>。所述控制信号可通过例如引起由反相器310及/或312表示的并联反相器中的一或多者进入高阻抗状态来选择性地激活或去激活所述并联反相器中的一或多者。控制信号q<0:n>可经耦合到反相器310的反相控制输入端、反相器312的非反相控制输入端，且经耦合到反相器314的输入端子。反相器314的输出端子可经耦合到反相器310的非反相控制输入端及反相器312的反相控制输入端。控制信号q<0:n>的每一位可对应于由反相器310及312表示的并联反相器中的一者。基于控制信号q<0:n>中的每一位的值，可通过选择性地激活或去激活由反相器310及/或312表示的并联反相器中的一或多者来加权输入信号even及odd。反相器310及312的输出可经耦合在一起以提供中间信号outa。
类似地，相位混频器电路308可包含反相器316、318及320。反相器316可经配置以接收输入信号evenf，且反相器318可经配置以接收输入信号oddf。反相器316及318可表示多个并联反相器，其中的每一者可具有不同驱动强度以使能够选择性地加权输入信号。正如反相器310及312，可基于控制信号q<0:n>选择性地激活或去激活反相器316及318。控制信号q<0:n>可经耦合到反相器316的反相控制输入端、反相器318的非反相控制输入端，且经耦合到反相器320。反相器320的输出可经耦合到反相器316的非反相控制输入端且经耦合到反相器318的反相控制输入端。控制信号q<0:n>的每一位可对应于由反相器316及318表示的并联反相器中的一者。基于控制信号q<0:n>中的每一位的值，可通过选择性地激活或去激活由反相器316及/或318表示的并联反相器中的一或多者来加权输入信号evenf及oddf。反相器316及318的输出可在节点处耦合在一起以提供中间信号outb。
图4是根据本发明的实施例的实例差分相位混频器404。差分相位混频器404可经实施为差分相位混频器104、204。差分相位混频器404可经配置以接收输入信号even、odd、evenf及oddf。输入信号可如上文在图1及2所描述般实施。差分相位混频器404可进一步经配置以接收控制信号q<0:n>及互补控制信号qf<0:n>。差分相位混频器404可进一步经配置以提供中间信号outa、outb。中间信号outa、outb可如上文关于图1及2所描述般实施。差分相位混频器404可包含相位混频器电路406、408。
相位混频器电路406可包含反相器410、412、414及416。在所描绘的实施例中，反相器410经配置以接收输入信号even，且反相器412经配置以接收输入信号odd。反相器410及412可各自表示多个并联反相器。并联反相器中的每一者可具有不同驱动强度以允许选择性地加权输入信号。为促进选择性地加权输入信号，反相器410及412可进一步经配置以分别通过控制信号q<0:n>及互补控制信号qf<0:n>选择性地激活或去激活。可将控制信号q<0:n>提供给反相器412的非反相控制输入端且提供给反相器416。反相器416的输出可经耦合到反相器412的反相控制输入端。如上文关于图3所描述，控制信号q<0:n>可为具有对应于由反相器412表示的并联反相器中的每一者的一个位的多位信号。类似地，可将互补控制信号qf<0:n>提供给反相器410的反相控制端子且提供给反相器414。反相器414的输出可经耦合到反相器410的非反相控制输入端。互补控制信号qf<0:n>可为具有对应于由反相器410表示的并联反相器中的每一者的一个位的多位信号。反相器412及410的输出可经耦合在一起以提供中间信号outa，如上文所描述。中间信号outa可具有在输入信号even的相位与输入信号odd的相位之间的相位。所属领域的技术人员将明白，图4的实施例(其中相位混频器电路406及406中的每一者包含四个反相器)可实现将控制信号q<0:n>及qf<0:n>施加到反相器的独立控制，且可提供额外电路的简单实施方案，例如负偏压温度不稳定性控制。
相位混频器电路408可与上文所描述的相位混频器406类似地实施，但使用互补的输入信号evenf及oddf。相位混频器电路408可包含反相器418、420、422及424。可将输入信号evenf提供给反相器418的输入端子，且可将输入信号oddf提供给反相器420的输入端子。正如反相器410及412，反相器418及420可表示多个并联反相器。在一些实施例中，并联反相器中的每一者可具有不同驱动强度，此可促进基于控制信号q<0:n>及/或互补控制信号qf<0:n>选择性地加权输入信号evenf及oddf。可将控制信号q<0:n>提供给反相器420的非反相控制输入端且提供给反相器422。反相器422的输出可经耦合到反相器420的反相控制输入端。互补控制信号qf<0:n>可经耦合到反相器418的反相控制输入端且经耦合到反相器424。反相器424的输出可经耦合到反相器418的非反相控制输入端。反相器418及420的输出可经耦合以提供中间信号outb。中间信号outb可具有在输入信号evenf的相位与输入信号oddf的相位之间的相位。中间信号outa及outb可如上文关于图1及2所描述般在节点处耦合以提供输出信号out。
图5是根据本发明的实施例的包含差分相位混频器的存储器500的框图。存储器500可包含存储器单元阵列502，其可为例如易失性存储器单元(例如，动态随机存取存储器(dram)存储器单元、静态随机存取存储器(sram)存储器单元)、非易失性存储器单元(例如，闪速存储器单元)或一些其它类型的存储器单元。存储器500包含命令解码器506，所述命令解码器506可通过命令总线508接收存储器命令且在存储器500内提供(例如，生成)对应控制信号以实行各种存储器操作。例如，命令解码器506可响应于提供给命令总线508的存储器命令以对存储器阵列502执行各种操作。特定来说，可使用命令解码器506以提供内部控制信号以从存储器阵列502读取数据及将数据写入到存储器阵列502。可通过地址总线520将行及列地址信号提供给(例如，施加到)存储器500中的地址锁存器510。地址锁存器510接着可提供(例如，输出)单独列地址及单独行地址。
地址锁存器510可将行地址及列地址分别提供给行地址解码器522及列地址解码器528。列地址解码器528可选择延伸通过阵列502、对应于各自列地址的位线。行地址解码器522可经连接到字线驱动器524，所述字线驱动器524激活阵列502中对应于经接收行地址的各自存储器单元行。对应于经接收列地址的选定数据线(例如，位线或多个位线)可经耦合到读取/写入电路530以经由输入-输出数据路径540将读取数据提供给输出数据缓冲器534。可通过输入数据缓冲器544及存储器阵列读取/写入电路530将写入数据提供给存储器阵列502。
存储器500可包含时钟生成器517，所述时钟生成器517包含延迟电路514。延迟电路514提供可用于对存储器500的电路计时的输出时钟信号out512。例如，输出时钟信号out512可用于对输出数据缓冲器534及/或输入数据缓冲器544计时。还可对存储器500的其它电路计时。根据本发明的实施例，延迟电路514可包含差分相位混频器518。例如，延迟电路514可包含如参考图1到4中的任一者所描述的差分相位混频器。
所属领域的一般技术人员将进一步明白，可将结合本文中揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤实施为电子硬件、由处理器执行的计算机软件或两者的组合。各种说明性组件、块、配置、模块、电路及步骤已在上文大体上就其功能进行描述。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能，但此些实施决策不应被解释为引起脱离本发明的范围。
提供所揭示实施例的先前描述以使所属领域的技术人员能够制作或使用所揭示实施例。所属领域的技术人员将显而易见对这些实施例的各种修改，且在不脱离本发明的范围的情况下，本文中所定义的原理可应用于其它实施例。因此，本发明并非旨在限于本文中所展示的实施例，而是应被赋予与如前文所描述的原理及新颖特征一致的最广可能范围。