存储器装置以及从存储器装置读取数据的方法与流程

本发明涉及一种存储器装置以及从存储器装置读取数据的方法。

背景技术：

由于具有低接脚数和简单的输入/输出接口的优点，串列快闪存储器存储器装置已日渐普及。串列快闪存储器存储器装置使用单比特串列周边接口(“spi”)协定或多比特spi协定。单比特spi协议系涉及经由单一输入/输出(io)接脚串行输出数据。多比特spi协定可包含双spi协定、四spi协定和四周边接口(“qpi”)协定。双spi协议系涉及经由两个io接脚串行输出数据。四spi协定和qpi协定系涉及经由四个io接脚串行输出数据。使用多比特spi协定的存储器装置可应用于需要快速读取性能的高性能系统。

技术实现要素：

根据本发明的实施例，一种存储器装置包含：存储器阵列，其存储数据；感测放大器，其耦接到所述存储器阵列且经配置以从所述存储器阵列读取多个数据比特且输出包含从所述存储器阵列读取的所述数据比特的感测数据信号；数据多工器，其耦接到所述感测放大器且经配置以接收所述感测数据信号以产生感测放大器信号，和根据比特图(bitmap)从所述感测放大器信号选择包括所述多个数据比特的多个群组以产生包含所述多个群组的多个群组信号；多个相互独立的本地数据暂存器，其耦接到所述数据多工器以接收所述多个群组信号中的相应者，所述本地数据暂存器中的至少一个经配置以根据输出模式产生包含所述多个本地数据暂存器中的所述至少一个所接收的所述群组信号中的所述相应者中的所述多个数据比特的至少一个子集合的串列数据输出信号；以及多个相互独立的输出电路，其耦接到所述多个本地数据暂存器中的相应者，所述输出电路中的至少一个经配置以接收从所述本地数据暂存器中的所述至少一个产生的所述串列数据输出信号且依序输出所述串列数据输出信号中包含的所述多个数据比特的至少一个子集合。

根据本发明的另一实施例，提供一种从存储器装置读取数据的方法。所述存储器装置包含存储器阵列、耦接到所述存储器阵列的感测放大器、耦接到所述感测放大器的数据多工器、耦接到所述数据多工器的多个相互独立的本地数据暂存器和分别耦接到所述多个本地数据暂存器的多个相互独立的输出电路。所述方法包含由所述感测放大器从所述存储器阵列读取多个数据比特以产生包含从所述存储器阵列读取的所述多个数据比特的感测数据信号；由所述数据多工器从所述感测数据信号产生感测放大器信号；由所述数据多工器从所述感测放大器信号选择包括所述多个数据比特的多个群组以产生多个群组信号；由所述多个本地数据暂存器接收由所述数据多工器产生的所述多个群组信号中的相应者；由所述本地数据暂存器中的至少一个根据输出模式产生包含所述本地数据暂存器中的所述至少一个所接收的所述多个群组信号中的所述相应者中的所述多个数据比特的至少一个子集合的串列数据输出信号，和将所述串列数据输出信号输出到所述多个输出电路中的相应者；以及由所述输出电路中的所述相应者依序输出所述串列数据输出信号中包含的所述多个数据比特的至少一个子集合。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为根据比较范例形成有存储器装置的半导体芯片的图。

图2概要地说明根据比较范例在用于不同输出模式的各种信号中包含的数据比特。

图3为根据比较范例用于图1的存储器装置中的读取操作的时序图。

图4为根据本发明的一实施例形成有存储器装置的半导体芯片的示意图。

图5概要地说明根据本发明的一实施例在用于不同输出模式的各种信号中包含的数据比特。

图6为根据本发明的一实施例用于图4的存储器装置中的读取操作的时序图。

附图标记说明

10、40：半导体芯片

100、400：存储器装置

110、410：第一存储器阵列

111、411：第二存储器阵列

112、412：第三存储器阵列

113、413：第四存储器阵列

120、420：第一感测放大器

121、421：第二感测放大器

122、422：第三感测放大器

123、423：第四感测放大器

130、430：数据多工器/mux

140：数据暂存器

150、450：第一输入/输出电路

151、451：第二输入/输出电路

152、452：第三输入/输出电路

153、453：第四输入/输出电路

160、460：控制电路

440：第一本地数据暂存器

441：第二本地数据暂存器

442：第三本地数据暂存器

443：第四本地数据暂存器

oe：输出启用信号

clk：时脉信号

si：串列输入信号

se：感测启用信号

le：闩锁启用信号

s0：第一感测数据信号

s1：第二感测数据信号

s2：第三感测数据信号

s3：第四感测数据信号

saout<31:0>：感测放大器信号

sdout<0>：第一串列数据输出信号

sdout<1>：第二串列数据输出信号

sdout<2>：第三串列数据输出信号

sdout<3>：第四串列数据输出信号

t0、t1、t2、t3、t4：时间

c0、c1、cn、cn+1：时脉周期

sdout<*>：串列数据输出信号

group<0>：第一群组信号

group<1>：第二群组信号

group<2>：第三群组信号

group<3>：第四群组信号

具体实施方式

现将详细参考本实施例，在附图中说明所述实施例的范例。在可能的情况下，将贯穿附图使用相同的参考标号来表示相同或相似的部分。

图1为根据比较范例经形成以包含存储器装置100的半导体芯片10的示意图。存储器装置100包含第一到第四存储器阵列110到113、第一到第四感测放大器120到123、数据多工器130、数据暂存器140、第一到第四输入/输出电路150到153和控制电路160。

第一到第四存储器阵列110到113相互分开。各存储器阵列包含用于存储数据的多个存储器单元(未示出)。

第一到第四感测放大器120到123分别耦接到第一到第四存储器阵列110到113，且由控制电路160产生的感测启用(enable)信号se控制。第一到第四感测放大器120到123经配置以分别从第一到第四存储器阵列110到113读取数据比特，以产生第一到第四感测数据信号s0到s3且将第一到第四感测数据信号s0到s3输出到数据多工器130。第一到第四感测数据信号s0到s3包含分别从第一到第四存储器阵列110到113读取的数据比特。举例来说，第一感测放大器120从第一存储器阵列110读取多个数据比特，且将第一感测数据信号s0输出到数据多工器130，第二感测放大器121从第二存储器阵列111读取多个数据比特且将感测数据信号s1输出到数据多工器130，等等。

数据多工器130(在图1中表示为“mux130”)配置于半导体芯片10的中心区域且耦接到第一到第四感测放大器120到123以接收分别从第一到第四感测放大器120到123输出的感测数据信号s0到s3。数据多工器130经配置以组合感测数据信号s0到s3以产生包含感测数据信号s0到s3中的所有数据比特的感测放大器信号saout。在图1中说明的范例中，所有感测数据信号s0到s3中的数据比特的数目为32，且因此，感测放大器信号saout包含32个数据比特且在图1中表示为“saout<31:0>”。

数据暂存器140配置于半导体芯片10的靠近数据多工器130的中心区域处，且耦接到数据多工器130以从数据多工器130接收感测放大器信号saout<31:0>。数据暂存器140由控制电路160产生的闩锁启用信号le控制。数据暂存器140经配置以存储感测放大器信号saout<31:0>中包含的数据比特，且根据输出模式，选择感测放大器信号saout<31:0>中包含的数据比特的第一到第四群组中的至少一个以产生第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个，且将第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个输出到第一到第四输入/输出电路150到153中的至少一个。输出模式可为对应于单比特spi协定的单比特串列模式、对应于双spi协定的两比特串列模式和对应于四spi协定或qpi协定的四比特串列模式中的一个。输出模式为由使用者选择，且输入到存储器装置100。参看图2，其将更详细地揭示第一到第四串列数据输出信号sdout<0>到sdout<3>。

第一到第四输入/输出电路150到153(在图1中表示为“io0”到“io3”)配置于半导体芯片10的周边区域且耦接到数据暂存器140以接收第一到第四串列数据输出信号sdout<0>到sdout<3>中的相应者。第一到第四输入/输出电路150到153由控制电路160产生的输出启用信号oe控制。第一到第四输入/输出电路150到153中的每一个包含io接脚(未示出)且经配置以经由io接脚依序输出第一到第四串列数据输出信号sdout<0>到sdout<3>中的对应者中包含的数据比特，其中一次一个比特，例如，每个时脉周期一个比特。

控制电路160经耦接以接收串列输入信号si和时脉信号clk，且经配置以反应于串列输入信号si和时脉信号clk产生多个控制信号以控制存储器装置100的各种元件的操作，例如，第一到第四存储器阵列110到113、第一到第四感测放大器120到123、数据多工器130、数据暂存器140和第一到第四输入/输出电路150到153。在图1的范例中，串列输入信号si包含读取命令和第一到第四存储器阵列110到113中的其中一个的位址，数据应从所述位址读取。反应于串列输入信号si，控制电路160产生感测启用信号se、闩锁启用信号le和输出启用信号oe，且将其分别输出到第一到第四感测放大器120到123、数据暂存器140和第一到第四输入/输出电路150到153。

图2概要地说明根据比较范例在感测放大器信号saout<31:0>和用于不同输出模式的第一到第四串列数据输出信号sdout<0>到sdout<3>中包含的数据比特。在图2的范例中，由数据多工器130产生的感测放大器信号saout<31:0>包含32个数据比特，即，比特0、比特1、……、比特31。

当输出模式为单比特串列模式(在图2中表示为“输出模式x1”)时，数据暂存器140选择感测放大器信号saout<31:0>中所有32个数据比特以产生由32个数据比特组成的第一输出信号sdout<0>，且将第一输出信号sdout<0>输出到第一输入/输出电路150。接着，第一输入/输出电路150依序输出sdout<0>中包含的32个数据比特，其中从比特0开始，每个时脉周期输出一个比特。

当输出模式为两个比特串列模式(在图2中表示为“输出模式x2”)时，数据暂存器140选择感测放大器信号saout<31:0>中一半的(本实施例中为16个)数据比特，比特0、比特2、……、比特30，作为数据比特的第一群组，产生由数据比特的第一群组组成的第一输出信号sdout<0>，且将第一输出信号sdout<0>输出到第一输入/输出电路150。此外，数据暂存器140选择感测放大器信号saout<31:0>中另一半的数据比特，比特1、比特3、……、比特31，作为数据比特的第二群组，产生由数据比特的第二群组组成的第二输出信号sdout<1>，且将第二输出信号sdout<1>输出到第二输入/输出电路151。接着，第一输入/输出电路150和第二输入/输出电路151同时且依序输出在第一输出信号sdout<0>和第二输出信号sdout<1>中的相应者中包含的两个数据比特，其中第一输入/输出电路150和第二输入/输出电路151中的每一个在每时脉周期输出一个数据比特。举例来说，在第一时脉周期，第一输入/输出电路150输出比特0且第二输入/输出电路151输出比特1；在紧跟在第一时脉周期后的第二时脉周期，第一输入/输出电路150输出比特2且第二输入/输出电路151输出比特3；在紧跟在第二时脉周期后的第三时脉周期，第一输入/输出电路150输出比特4且第二输入/输出电路151输出比特5，等等。

当输出模式为四个比特串列模式(在图2中表示为“输出模式x4”)时，数据暂存器140选择感测放大器信号saout<31:0>中占总数量四分之一的(本实施例中为8个)数据比特，比特0、比特4、……、比特28，作为数据比特的第一群组，产生由数据比特的第一群组组成的第一输出信号sdout<0>，且将第一输出信号sdout<0>输出到第一输入/输出电路150。此外，数据暂存器140选择感测放大器信号saout<31:0>中占总数量四分之一的数据比特，比特1、比特5、……、比特29，作为数据比特的第二群组，产生由数据比特的第二群组组成的第二输出信号sdout<1>，且将第二输出信号sdout<1>输出到第二输入/输出电路151。数据暂存器140还选择感测放大器信号saout<31:0>中占总数量四分之一的数据比特，比特2、比特6、……、比特30，作为数据比特的第三群组，产生由数据比特的第三群组组成的第三输出信号sdout<2>，且将第三输出信号sdout<2>输出到第三输入/输出电路152。数据暂存器140进一步选择感测放大器信号saout<31:0>中占总数量四分之一的数据比特，比特3、比特7、……、比特31，作为数据比特的第四群组，产生由数据比特的第四群组组成的第四输出信号sdout<3>，且将第四输出信号sdout<3>输出到第四输入/输出电路153。接着，第一到第四输入/输出电路150到153同时且依序输出在第一到第四输出信号sdout<0>到sdout<3>中的相应者中包含的四个数据比特，其中第一到第四输入/输出电路150到153中的每一个在每时脉周期输出一个数据比特。举例来说，在第一时脉周期，第一到第四输入/输出电路150到153分别输出比特0、比特1、比特2和比特3；在紧跟在第一时脉周期后的第二时脉周期，第一到第四输入/输出电路150到153分别输出比特4、比特5、比特6和比特7；在紧跟在第二时脉周期后的第三时脉周期，第一到第四输入/输出电路150到153分别输出比特8、比特9、比特10和比特11，等等。

图3为根据比较范例用于存储器装置100中的读取操作的时序图。

参看图1和图3，在为时脉周期c0的上升缘的时间t0，感测启用信号se从低电位过渡到高电位，这使第一到第四感测放大器120到123能够从第一到第四存储器阵列110到113中的相应者读取数据比特以产生第一到第四感测数据信号s0到s3，且将第一到第四感测数据信号s0到s3中的相应者输出到数据多工器130。数据多工器130组合第一到第四感测数据信号s0到s3以产生感测放大器信号saout<31:0>。

在时间t1，其系时脉周期c0的上升缘与时脉周期cn(n为大于1的整数)的上升缘之间的时间点，第一到第四感测放大器120到123结束从第一到第四存储器阵列110到113中的相应者读取数据比特，且数据多工器130结束组合第一到第四感测数据信号s0到s3以产生感测放大器信号saout<31:0>。因此，感测放大器信号saout<31:0>准备被存储(即，闩锁)在数据暂存器140中。

在时间t2，其系时脉周期cn的上升缘，闩锁启用信号le从低电位过渡到高电位，这使数据暂存器140能够存储(即，闩锁)感测放大器信号saout<31:0>中包含的数据比特。

在时间t3，其系时脉周期cn+1的上升缘，感测启用信号se从高电位过渡到低电位。因此，第一到第四感测放大器120到123停止从第一到第四存储器阵列110到113读取数据比特。同时，闩锁启用信号le从高电位过渡到低电位，这使数据暂存器140能够产生第一到第四串列数据输出信号sdout<0>到sdout<3>(在图3中共同地表示为“sdout<*>”)中的至少一个，且将第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个输出到第一到第四输入/输出电路150到153中的至少一个。

在时间t4，其系时脉周期cn+1的下降缘，输出启用信号oe从低电位过渡到高电位，这使第一到第四输入/输出电路150到153中的至少一个能够经由io接脚中的对应者依序输出在第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个中包含的数据比特。

根据图3的时序图，在为一半时脉周期的从时间t3到时间t4的时间周期期间，第一到第四串列数据输出信号sdout<0>到sdout<3>从数据暂存器140行进到第一到第四输入/输出电路150到153中的相应者。然而，随着时脉信号clk的频率增大，由一半时脉周期提供的时间周期减小。因此，可用于第一到第四串列数据输出信号sdout<0>到sdout<3>行进到第一到第四输入/输出电路150到153中的相应者的时间减少。

此外，随着存储器装置100中的存储器胞元的密度增大，数据暂存器140与第一到第四输入/输出电路150到153中的每一个之间的距离增大。因此，用于第一到第四串列数据输出信号sdout<0>到sdout<3>从数据暂存器140行进到第一到第四输入/输出电路150到153中的相应者的距离增大。

在最差情况情境中，当时脉信号clk的频率增大超出某一等级和/或存储器装置100的密度增大超出某一等级时，从时间t3到时间t4所提供的时间周期(即一半时脉周期)将小于第一到第四串列数据输出信号sdout<0>到sdout<3>从数据暂存器140行进到第一到第四输入/输出电路150到153中的相应者所需的时间。因此，一半时脉周期可表示用于存储器装置100的读取操作的瓶颈。

为了消除由用于第一到第四串列数据输出信号sdout<0>到sdout<3>从数据暂存器140行进到第一到第四输入/输出电路150到153中的相应者的一半时脉周期呈现的瓶颈，根据本揭示内容的实施例，数据暂存器140被分割成分别对应于第一到第四输入/输出电路150到153且靠近其配置的四个本地数据暂存器。因此，第一到第四串列数据输出信号sdout<0>到sdout<3>在从t3到t4的一半时脉周期期间可从本地数据暂存器中的相应者在本地传输到第一到第四输入/输出电路150到153中的相应者。

图4为根据以上揭示的实施例经形成以包含存储器装置400的半导体芯片40的示意图。存储器装置400包含第一到第四存储器阵列410到413、第一到第四感测放大器420到423、数据多工器430、第一到第四本地数据暂存器440到443、第一到第四输入/输出电路450到453和控制电路460。

第一到第四存储器阵列410到413相互分开。第一到第四存储器阵列410到413中的每一个包含用于存储数据的多个存储器单元(未示出)。

第一到第四感测放大器420到423分别耦接到第一到第四存储器阵列410到413，且由控制电路460产生的感测启用信号se控制。第一到第四感测放大器420到423经配置以分别从第一到第四存储器阵列410到413读取数据比特，以产生第一到第四感测数据信号s0到s3且将第一到第四感测数据信号s0到s3输出到数据多工器430。第一到第四感测数据信号s0到s3包含分别从第一到第四存储器阵列410到413读取的数据比特。举例来说，第一感测放大器420从第一存储器阵列410读取多个数据比特，且将第一感测数据信号s0输出到数据多工器430，第二感测放大器421从第二存储器阵列411读取多个数据比特且将第二感测数据信号s1输出到数据多工器430，等等。

数据多工器430(在图4中表示为“mux430”)配置在半导体芯片40的中心区域且耦接到第一到第四感测放大器420到423以接收分别从第一到第四感测放大器420到423输出的感测数据信号s0到s3。数据多工器430经配置以组合感测数据信号s0到s3以产生包含感测数据信号s0到s3中的所有数据比特的感测放大器信号saout。在图4中所说明的实施例中，感测放大器信号saout包含三十二个数据比特且将被称作saout<31:0>。数据多工器430还经配置以根据比特图选择感测放大器信号saout<31:0>中包含的数据比特的第一到第四群组以产生分别包含数据比特的第一到第四群组的第一到第四群组信号group<0>到group<3>，且将第一到第四群组信号group<0>到group<3>输出到第一到第四本地数据暂存器440到443中的相应者。将更详细地参看图5揭示比特图和第一到第四群组信号group<0>到group<3>。举例来说，数据多工器430可包含第一到第四数据多工器。第一到第四数据多工器中的每一个接收所有感测数据信号s0到s3，基于比特图产生第一到第四群组信号group<0>到group<3>中的对应者，且将产生的群组信号传送到第一到第四本地数据暂存器440到443中的对应者。

第一到第四本地数据暂存器440到443配置于半导体芯片40的周边区域且耦接到数据多工器430以分别接收第一到第四群组信号group<0>到group<3>。即，第一到第四本地数据暂存器440到443为相互独立地。在图4中说明的实施例中，第一到第四本地数据暂存器440到443配置于在半导体芯片40的四个角落中的相应者附近的周边区域。第一到第四本地数据暂存器440到443由控制电路460产生的闩锁启用信号le控制以分别存储第一到第四群组信号group<0>到group<3>中包含的数据比特，且根据输出模式，选择第一到第四群组信号group<0>到group<3>中包含的数据比特的第一到第四子集合中的至少一个以产生第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个，且将第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个分别输出到第一到第四输入/输出电路450到453的相应者。举例来说，第一到第四本地数据暂存器440到443中的每一个包含数据多工器以用于选择数据比特和产生第一到第四串列数据输出信号sdout<0>到sdout<3>中的对应者。输出模式可为单比特串列模式、两比特串列模式和四比特串列模式中的一个。输出模式可由使用者或外部装置选择。参看图5，其将更详细揭示第一到第四串列数据输出信号sdout<0>到sdout<3>。

第一到第四输入/输出电路450到453(在图4中表示为“io0”到“io3”)配置于在各别角落附近且靠近第一到第四本地数据暂存器440到443的半导体芯片40的周边区域中，以分别接收第一到第四串列数据输出信号sdout<0>到sdout<3>。即，第一到第四输入/输出电路450到453为相互独立地。第一到第四输入/输出电路450到453中的每一个与第一到第四本地数据暂存器440到443中的对应者之间的距离小于第一到第四本地数据暂存器440到443中的对应者与数据多工器430之间的距离。第一到第四输入/输出电路450到453由控制电路460产生的输出启用信号oe控制。第一到第四输入/输出电路450到453中的每一个包含io接脚(未示出)且经配置以经由io接脚依序输出第一到第四串列数据输出信号sdout<0>到sdout<3>中的对应者中包含的数据比特，其中一次输出一个比特，例如，每个时脉周期输出一个比特。

控制电路460经耦接以接收串列输入信号si和时脉信号clk，且经配置以反应于串列输入信号si和时脉信号clk产生多个控制信号以控制存储器装置400的各种元件的操作，例如，第一到第四存储器阵列410到413、第一到第四感测放大器420到423、数据多工器430、第一到第四本地数据暂存器440到443和第一到第四输入/输出电路450到453。在图4的实施例中，串列输入信号si包含读取命令和第一到第四存储器阵列410到413中的一个的位址，数据应从所述位址读取。反应于串列输入信号si，控制电路460产生感测启用信号se、闩锁启用信号le和输出启用信号oe，且将其分别输出到第一到第四感测放大器420到423、第一到第四本地数据暂存器440到443和第一到第四输入/输出电路450到453。

图5概要地说明根据本发明的实施例在感测放大器信号saout<31:0>、第一到第四群组信号group<0>到group<3>和用于不同输出模式的串列数据输出信号sdout<0>到sdout<3>中包含的数据比特。在图5中说明的范例中，由数据多工器130产生的感测放大器信号saout<31:0>包含32个数据比特，即，比特0、比特1、……、比特31。

根据图5，数据多工器430接收感测放大器信号saout<31:0>，选择由感测放大器信号saout<31:0>中包含的所有32个数据比特组成的数据比特的第一群组，产生由32个数据比特的第一群组组成的第一群组信号group<0>，且将第一群组信号group<0>输出到第一本地数据暂存器440。此外，数据多工器430选择感测放大器信号saout<31:0>中包含的比特1、比特3、……、比特31的16个数据比特，作为数据比特的第二群组，产生由数据比特的第二群组组成的第二群组信号group<1>，且将第二群组信号group<1>输出到第二本地数据暂存器441。数据多工器430还选择感测放大器信号saout<31:0>中包含的比特2、比特6、……、比特30的8个数据比特，作为数据比特的第三群组，产生由数据比特的第三群组组成的第三群组信号group<2>，且将第三群组信号group<2>输出到第三本地数据暂存器442。数据多工器430进一步选择感测放大器信号saout<31:0>中包含的比特3、比特7、……、比特31的8个数据比特，作为数据比特的第四群组，产生由数据比特的第四群组组成的第四群组信号group<3>，且将第四群组信号group<3>输出到第四本地数据暂存器443。

当输出模式为单比特串列模式(在图5中表示为“输出模式x1”)时，本地数据暂存器440选择第一群组信号group<0>中包含的所有32个数据比特以产生由32个数据比特组成的第一输出信号sdout<0>，且将第一输出信号sdout<0>输出到第一输入/输出电路450。接着，第一输入/输出电路450依序输出sdout<0>中包含的32个数据比特，其中从比特0开始，每个时脉周期输出一个比特。

当输出模式为两个比特串列模式(在图5中表示为“输出模式x2”)时，第一本地数据暂存器440选择第一群组信号group<0>中包含的比特0、比特2、……、比特30的16个数据比特，作为数据比特的选定子集合，产生由数据比特的选定子集合组成的第一输出信号sdout<0>，且将第一输出信号sdout<0>输出到第一输入/输出电路450。此外，第二本地数据暂存器441选择第二群组信号group<1>中包含的所有16个数据比特，比特1、比特3、……、比特31，产生由选定数据比特组成的第二输出信号sdout<1>，且将第二输出信号sdout<1>输出到第二输入/输出电路451。接着，第一输入/输出电路450和第二输入/输出电路451同时且依序输出在第一输出信号sdout<0>和第二输出信号sdout<1>中的相应者中包含的两个数据比特，其中第一输入/输出电路450和第二输入/输出电路451中的每一个在每时脉周期输出一个数据比特。举例来说，在第一时脉周期，第一输入/输出电路450输出比特0且第二输入/输出电路451输出比特1；在紧跟在第一时脉周期后的第二时脉周期，第一输入/输出电路450输出比特2且第二输入/输出电路451输出比特3；在紧跟在第二时脉周期后的第三时脉周期，第一输入/输出电路450输出比特4且第二输入/输出电路451输出比特5，等等。

当输出模式为四比特串列模式(在图5中表示为“输出模式x4”)时，第一本地数据暂存器440选择第一群组信号group<0>中包含的比特0、比特4、……、比特28的8个数据比特，作为数据比特的选定子集合，产生由数据比特的选定子集合组成的第一输出信号sdout<0>，且将第一输出信号sdout<0>输出到第一输入/输出电路450。此外，第二本地数据暂存器441选择第二群组信号group<1>中包含的比特1、比特5、……、比特29的8个数据比特，作为数据比特的选定子集合，产生由数据比特的选定子集合组成的第二输出信号sdout<1>，且将第二输出信号sdout<1>输出到第二输入/输出电路451。第三本地数据暂存器442选择第三群组信号group<2>中包含的比特2、比特6、……、比特30的所有8个数据比特，产生由选定数据比特组成的第三输出信号sdout<2>，且将第三输出信号sdout<2>输出到第三输入/输出电路452。第四本地数据暂存器443选择包含在第四群组信号group<3>中包含的比特3、比特7、……、比特31的所有8个数据比特，产生由选定数据比特组成的第四输出信号sdout<3>，且将第四输出信号sdout<3>输出到第四输入/输出电路453。接着，第一到第四输入/输出电路450到453同时且依序地输出第一到第四输出信号sdout<0>到sdout<3>中的相应者中包含的四个数据比特，其中第一到第四输入/输出电路450到453中的每一个每时脉周期输出一个数据比特。举例来说，在第一时脉周期，第一到第四输入/输出电路450到453分别输出比特0、比特1、比特2和比特3；在紧跟在第一时脉周期后的第二时脉周期，第一到第四输入/输出电路450到453分别输出比特4、比特5、比特6和比特7；在紧跟在第二时脉周期后的第三时脉周期，第一到第四输入/输出电路450到453分别输出比特8、比特9、比特10和比特11，等等。

图6为根据说明的实施例用于存储器装置400中的读取操作的时序图。

参看图4和图6，在时间t0，其系时脉周期c0的上升缘，感测启用信号se从低电位过渡到高电位，这使第一到第四感测放大器420到423能够分别从第一到第四存储器阵列410到413读取数据比特，以产生第一到第四感测数据信号s0到s3，且将第一到第四感测数据信号s0到s3中的相应者输出到数据多工器430。数据多工器430组合第一到第四感测数据信号s0到s3以产生感测放大器信号saout<31:0>，从感测放大器信号saout<31:0>产生第一到第四群组信号group<0>到group<3>，且分别将第一到第四群组信号group<0>到group<3>输出到第一到第四本地数据暂存器440到443。接着，第一到第四群组信号group<0>到group<3>被分别从数据多工器430分布到第一到第四本地数据暂存器440到443。在一些实施例中，第一到第四群组信号group<0>到group<3>中的每一个可并行地被传输。

在时间t1，其系时脉周期c0的上升缘与时脉周期cn(n为大于1的整数)的上升缘之间的时间点，此时第一到第四本地数据暂存器440到443接收第一到第四群组信号group<0>到group<3>，且因此，第一到第四群组信号group<0>到group<3>准备分别被存储(即，闩锁)在第一到第四本地数据暂存器440到443。

在时间t2，其系时脉周期cn+1的上升缘，闩锁启用信号le从低电位过渡到高电位，这使第一到第四本地数据暂存器440到443能够分别存储(即，闩锁)在第一到第四群组信号group<0>到group<3>中包含的数据比特。

在时间t3，其系附随在时脉周期cn后的时脉周期cn+1的上升缘，感测启用信号se从高电位过渡到低电位。作为回应，第一到第四感测放大器420到423停止从第一到第四存储器阵列410到413读取数据比特。同时，闩锁启用信号le从高电位过渡到低电位，这使第一到第四本地数据暂存器440到443中的至少一个能够产生第一到第四串列数据输出信号sdout<0>到sdout<3>(在图1中共同地表示为“sdout<*>”)中的至少一个，且将第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个输出到第一到第四输入/输出电路450到453中的至少一个。

在时间t4，其系时脉周期cn+1的下降缘，输出启用信号oe从低电位过渡到高电位，这使第一到第四输入/输出电路450到453中的至少一个能够经由io接脚中的一个依序输出在第一到第四串列数据输出信号sdout<0>到sdout<3>中的至少一个中包含的数据比特。

根据图6的时序图，在为一半时脉周期的从时间t3到时间t4的时间周期期间，第一到第四串列数据输出信号sdout<0>到sdout<3>分别从第一到第四本地数据暂存器440到443行进到第一到第四输入/输出电路450到453。如先前所揭示，第一到第四输入/输出电路450到453分别靠近第一到第四本地数据暂存器440到443配置。因此，与从数据暂存器140到第一到第四输入/输出电路150到153中的每一个的距离相对较长的图1的比较范例相比，分别从第一到第四本地数据暂存器440到443到第一到第四输入/输出电路450到453的距离相对较短。因此，第一到第四串列数据输出信号sdout<0>到sdout<3>花费相对少的时间分别从第一到第四本地数据暂存器440到443传播到第一到第四输入/输出电路450到453。因此，对于第一到第四串列数据输出信号sdout<0>到sdout<3>分别从第一到第四本地数据暂存器440到443行进到第一到第四输入/输出电路450到453所需的时间，一半时脉周期为足够的。因此，一半时脉周期不对存储器装置400的读取操作呈现瓶颈。

此外，根据图6的时序图，在处于感测预算(sensingbudget)内的从t0到t3的时间周期期间，第一到第四群组信号group<0>到group<3>分别从数据多工器430传送到本地数据暂存器440到443。通常，感测预算经配置为相对长的时间以便确保可从第一到第四存储器阵列410到413读取数据。因此，第一到第四群组信号group<0>到group<3>从数据多工器430传送到本地数据暂存器440到443的所需时间不影响既有配置的感测预算。

在参照图4到图6揭示的实施例中，存储器装置400可包含四个输入/输出电路450到453。然而，存储器装置可依需求包含多于四个或少于四个输入/输出电路，例如，8个或16个输入/输出电路。在此情况下，由数据多工器输出的群组信号的数目和本地数据暂存器的数目等于输入/输出电路的数目。举例来说，如果存储器装置包含八个输入/输出电路，那么存储器装置将包含八个分别耦接到八个输入/输出电路的本地数据暂存器，且存储器装置的数据多工器将输出八个群组信号到八个本地数据暂存器中的相应者。作为另一范例，如果存储器装置包含16个输入/输出电路，那么存储器装置将包含16个分别耦接到16个输入/输出电路的本地数据暂存器，且存储器装置的数据多工器将输出16个群组信号到16个本地数据暂存器中的相应者。

在参看图4到图6揭示的实施例中，存储器装置400可包含四个存储器阵列410到413。然而，存储器装置可依需求包含多于四个或少于四个存储器阵列，例如，单一存储器阵列、两个存储器阵列或八个存储器阵列。在存储器装置包含单一存储器阵列的情况下，存储器装置包含单一感测放大器以从单一存储器阵列感测数据。在存储器装置包含两个存储器阵列的情况下，存储器装置包含两个感测放大器以从两个存储器阵列感测数据。即，感测放大器的数目等于存储器阵列的数目。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。