包括具有开放桩的传输线的数据存贮装置及其操作方法与流程

本申请要求于2016年7月18日在韩国知识产权局提交的第10-2016-0090524号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。

本公开涉及存储器装置，更具体地，涉及数据存贮装置及其操作方法。

背景技术：

半导体存储器装置通常可被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置可以以高速执行读取和写入操作，而装置被断电时存储在其中的内容会丢失。非易失性半导体存储器装置即使在断电时也可以保留存储在其中的内容。因此，非易失性半导体存储器装置可用于存储要保留的内容而与装置是通电或断电无关。

闪存装置是一种类型的非易失性存储器装置。闪存装置被广泛用作信息处理装置中的声音和图像数据存贮介质，诸如，固态驱动器、计算机、手持电话、智能电话、数码相机、摄像机、录音机、mp3播放器、pda、手持pc、游戏控制台、传真机、扫描仪和打印机。在过去的几年中，已经开发了在固态驱动器或移动装置(例如，智能电话)中提供高容量、高速输入/输出以及低功率的非易失性存储器装置的技术。

高容量和高速输入/输出方案可以由通过同一沟道连接多个非易失性存储器的多堆叠芯片封装件来实现。当对选定的装置执行读取、写入或拷回(copy-back)操作时，这样的数据存贮系统的可靠性会因未选定的非易失性存储器的电阻和寄生电容而降低。因此，期望提高包括通过同一沟道彼此连接的多个非易失性存储器的数据存贮系统的可靠性。

技术实现要素：

一些示例性实施例提供了一种能够增强性能的数据存贮装置。

一些示例性实施例提供了一种操作能够增强性能的数据存贮装置的方法。

根据一些示例性实施例，数据存贮装置包括第一印刷电路板(pcb)、存储器控制器和多个非易失性存储器器件。第一pcb包括形成在第一pcb的至少一个表面上和/或形成在第一pcb内的主传输线。存储器控制器设置在第一pcb上。多个非易失性存储器器件设置在第一pcb上。多个非易失性存储器器件通过沟道连接到存储器控制器，并且与存储器控制器交换数据。沟道包括与存储器控制器和非易失性存储器器件的数据焊盘连接的数据传输线。数据传输线包括主传输图案和与主传输图案接触的开放桩。开放桩不与除主传输图案之外的任何其它导体接触。

根据一些示例性实施例，在操作数据存贮装置的方法中，在第一印刷电路板(pcb)上设置存储器控制器和多个非易失性存储器器件，在第一pcb上设置电连接存储器控制器和非易失性存储器器件的数据传输线，数据传输线包括主传输图案和至少一个开放桩。将数据通过数据传输线从存储器控制器传输到非易失性存储器器件中的至少一个。第一开放桩在主传输图案的第一位置处沿第二方向延伸，所述主传输图案在与第二方向垂直的第一方向上延伸。主传输图案的第一位置更靠近存储器控制器而不是非易失性存储器器件。第一开放桩包括电连接到主传输图案的第一位置的一端以及开放的另一端。

根据一些示例性实施例，一种数据存贮装置包括：第一印刷电路板(pcb)，包括主传输线；存储器控制器，设置在第一pcb上；多个存储器器件，设置在第一pcb上，并通过包括主传输线、支传输线和开放桩的传输线连接到存储器控制器。主传输线沿第一方向延伸，并且具有连接到存储器控制器的第一端以及通过支传输线连接到多个存储器器件的第二端。开放桩在与第一方向不同的第二方向上延伸，并且具有在主传输线的第一位置处连接到主传输线的第一端以及开放的第二端。第一位置更靠近存储器控制器而不是多个存储器器件中的至少一个，或者第一位置更靠近多个存储器器件中的至少一个而不是存储器控制器。

因此，数据存贮装置包括与存储器控制器和多个非易失性装置连接的数据传输线，所述数据传输线包括至少一个开放桩，因此可以增强数据存贮装置的信号完整性。

附图说明

下面将参照附图更详细地描述示例性实施例。

图1是示出根据示例性实施例的数据存贮装置的框图。

图2是示出根据示例性实施例的数据存贮装置的框图。

图3是图2的根据示例性实施例的数据存贮装置的剖视图。

图4是示出图3的根据示例性实施例的数据存贮装置中的非易失性存储器器件中的一个的框图。

图5是示出图4中的存储器块中的一个的等效电路的电路图。

图6示出了图3的根据示例性实施例的数据存贮装置中的数据传输线的示例。

图7示出了图3的根据示例性实施例的数据存贮装置中的数据传输线的示例。

图8是示出图3的根据示例性实施例的数据存贮装置的等效电路模型的图。

图9示出了根据示例性实施例的数据存贮装置中的数据输入/输出开关。

图10a是示出图2的根据示例性实施例的数据存贮装置的示例的剖视图。

图10b是示出图2的根据示例性实施例的数据存贮装置的另一示例的剖视图。

图10c是示出图2的根据示例性实施例的数据存贮装置的另一示例的剖视图。

图11示出了在数据传输线中不包括至少一个开放桩时的非易失性存储器装置中的眼图。

图12示出了在数据传输线中包括至少一个开放桩时的非易失性存储器装置中的眼图。

图13是根据示例性实施例的数据存贮装置的操作方法的流程图。

图14是示出根据示例性实施例的固态盘或固态驱动器(ssd)的框图。

具体实施方式

在下文中，将参照附图更充分地描述各种示例性实施例，其中，附图中示出了一些示例性实施例。

将理解的是，虽然在这里可使用术语第一、第二、第三等来描述各种元件，但是这些元件不应该受这些术语的限制。除非另有说明，否则这些术语通常用来将一个元件与另一个元件区分开来。因此，在不脱离本公开的教导的情况下，下面在说明书的一个部分中讨论的第一元件可以在说明书的不同部分中称为第二元件。另外，可以在权利要求中使用诸如“第一”和“第二”的术语以命名权利要求的元件，即使具体名称未被用于与说明书中的元件相关联地描述。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。尽管可以在此使用诸如术语第一、第二、第三等的表述来描述各种元件，但是这些元件不应受这些术语的限制。

如在这里使用的诸如“相同”、“相等”、“平面的”或“共面的”的术语当指方位、布局、位置、形状、尺寸、量或其它度量时，不一定意指完全相同的方位、布局、位置、形状、尺寸、量或其它度量，而是意图包括在例如由于制造工艺而可能发生的可接受的变化之内的几乎相同的方位、布局、位置、形状、尺寸、量或其它度量。可以在这里使用术语“基本上”来反映这个含义。例如，描述为“基本上相同”、“基本上相等”或“基本上平面的”的项可以完全相同、相等或平面的，或者可以在例如由于制造工艺而可能发生的可接受的变化之内相同、相等或是平面的。

因为数据传输线包括在存储器控制器与非易失性存储器装置之间传输数据的至少一个开放桩(openstub)图案，所以在对非易失性存储器器件中的至少一个执行程序操作时，根据示例性实施例的包括多个非易失性存储器装置的数据存贮装置可以增加信号完整性。

根据示例性实施例的非易失性存储器装置可以是nand闪存、垂直nand闪存(vnand)、nor闪存、电阻ram(rram)、相变ram(pram)、磁阻ram(mram)或stt-ram(自旋转移力矩随机存取存储器)等。另外，非易失性存储器装置可被实现为具有三维阵列结构。至少一些示例性实施例不仅适用于电荷存储层由浮栅形成的闪存装置，而且适用于电荷存储层由绝缘层形成的电荷捕获闪存(ctf)存储器。下面，假设非易失性存储器装置为nand闪存装置。

图1是示出根据示例性实施例的数据存贮装置的框图。

参照图1，数据存贮装置10可以包括存储器控制器40和非易失性存储器装置100，所述非易失性存储器装置100包括设置在印刷电路板(pcb)20上的多个非易失性存储器器件100a～100n。

存储器控制器40和非易失性存储器器件100a～100n可以通过传输线tl彼此电结合。非易失性存储器器件100a～100n可以是其它类型的存储器器件，诸如，动态随机存取存储器(dram)、静态随机存取存储器(sram)、移动dram、铁电随机存取存储器(fram)等。传输线tl可以是数据传输线(或数据输入/输出(i/o)线)或其它类型的信号传输线(例如，用于发送地址信号和/或控制信号)。数据传输线可以用于在存储器控制器40与多个非易失性存储器器件100a～100n之间传输数据。信号传输线可以用于在存储器控制器40与多个非易失性存储器器件100a～100n之间传输信号，诸如，控制信号、地址信号、命令信号等。

在示例实施例中，非易失性存储器器件100a～100n可以是其它类型的存储器器件，诸如，动态随机存取存储器(dram)、静态随机存取存储器(sram)、移动dram、铁电随机存取存储器(fram)等。

传输线tl可以包括主传输图案(或主传输线)50、支传输图案(或分支传输线)70和至少一个开放桩60。主传输图案50可以电连接到存储器控制器40，支传输图案70可以从主传输图案50分支出来并且可以分别连接到非易失性存储器器件100a～100n。主传输图案50的第一端与存储器控制器40接触，主传输图案50的第二端与支传输图案70接触。

在示例实施例中，至少一个开放桩60可以在主传输图案50中的第一位置p1处向第二方向d2延伸，所述主传输图案50在与第二方向d2垂直的第一方向d1上延伸。

桩(stub)指突起或突起片，传输线tl中的开放桩60是指除信号线以外的另外地连接到传输线tl的线。这里，当桩的一端未连接到另一传输线时，该桩被称为开放桩60，当桩的一端连接到地线时，该桩被称为短桩。

如图1所示，开放桩60的第一端连接到主传输图案50，开放桩60的第二端开放。具体地，开放桩60的第一端在主传输图案50的第一位置处连接到主传输图案50。第一位置更靠近存储器控制器40而不是非易失性存储器器件100a～100n中的至少一个(例如，主传输图案50的第一位置与存储器控制器40之间的距离是所述第一位置与支传输图案70之间的距离的1/2)。在这种情况下，传输线可以是用于传输数据的数据传输线或者是用于将控制信号或地址信号从存储器控制器40传输到多个存储器器件100a～100n中的一个的信号传输线。数据传输线可以连接到存储器控制器40和非易失性存储器器件的数据焊盘。芯片的信号芯片焊盘(或数据焊盘)是那些芯片焊盘，其连接到芯片的内部电路(例如，适当的i/o缓冲器、内部时钟发生器、锁存器等)，以发送和/或接收与外部源(例如，另一芯片)有关的信息或时序控制(例如，数据、地址和控制信息以及时钟信号)。

在示例实施例中，开放桩60的第一端可以在主传输图案50的第二位置(未示出)处连接到主传输图案50。第二位置更接近非易失性存储器器件100a～100n中的至少一个而不是存储器控制器40。在这种情况下，传输线可以用于将数据或信号从多个非易失性存储器器件100a～100n中的一个传输到存储器控制器40。

支传输图案70可以由分别连接到非易失性存储器器件100a～100n的一条或多条导线形成。例如，支传输图案70可以包括第一支导线70a、第二支导线70b、……、和第n支导线70n。第一支导线70a的第一端连接到主传输图案50，第一支导线70a的第二端连接到第一非易失性存储器器件100a和第二支导线70b的第一端。第二支导线70b的第二端连接到第二非易失性存储器器件100b和第三支导线70c的第一端。虽然仅示出的是存储器控制器40和包括非易失性存储器器件100a～100n的非易失性存储器装置100，但是数据存贮装置10还可以包括其它组件(例如，电源管理装置等)。

数据存贮装置10可以包括基于数据存贮介质的闪存，诸如，存储卡、智能卡、通用串行总线(usb)存储器、固态驱动器(ssd)。

非易失性存储器装置100可以形成在包含非易失性存储器器件100a～100n的一个封装件30中。如果非易失性存储器器件100a～100n以多堆叠芯片的形式包含在封装件30中，那么堆叠的非易失性存储器器件100a～100n通过同一沟道连接到存储器控制器40。当从主机(未示出)接收到与读取操作或写入操作有关的命令时，在选择要从其读取数据或要将数据写入其的非易失性存储器器件100a时，沟道的电容会包括与读取或写入操作或者拷回操作等无关的未选择的非易失性存储器器件100b～100n的寄生电容。

在示例实施例中，封装件30可以包括包含多个封装件的封装上封装器件。在这种情况下，多个封装件分别包括非易失性存储器器件100a～100n中的一个。

在示例实施例中，非易失性存储器器件100a～100n可以在pcb20上布置在同一竖直水平处。非易失性存储器器件100a～100n中的每个通过设置在pcb20上的一个或更多个导电图案连接到存储器控制器40。在这种情况下，支传输图案70可以由与主传输图案50类似的材料形成。

在示例实施例中，非易失性存储器器件100a～100n可以在多芯片模块(mcm)的一致的基底上以一类芯片或裸片来布置。在这种情况下，可以在mcm的一致的基底上布置额外的电路(例如，分立的组件，多个集成电路等)。

在信号完整性方面，寄生电容通过沟道影响数据传输。假设非易失性存储器器件100a～100n连接到同一沟道，写入数据被发送到非易失性存储器。当非易失性存储器器件100a～100n与沟道之间的反射系数为‘0’时，将要发送到非易失性存储器的数据可以传输到非易失性存储器而不会发生反射。反射系数由下式表示：

[式1]

γ＝(zr-z0)/(zr+z0)

在式1中，‘zr’表示非易失性存储器器件100a～100n的阻抗，‘z0’表示沟道的自阻抗。理论上，当非易失性存储器器件100a～100n的阻抗值等于沟道的自阻抗值时，不会发生反射。连接到同一沟道的非易失性存储器的寄生电容与连接到同一沟道的非易失性存储器的数量的增加成比例地增加。在这种情况下，从存储器控制器40发送到非易失性存储器器件100a～100n的信号被反射的可能性会变高。由于信号因反射或阻抗不匹配而失真，所以期望使沟道的测得的电抗值具有预定的值。实际上，电容主要与非易失性存储器的数量有关，并且电感很大程度上与沟道的物理长度有关。

在示例性实施例中，在数据存贮装置10中，传输线tl包括与存储器控制器40和非易失性存储器器件100a～100n电连接的至少一个开放桩60。因此，沟道的自阻抗z0增加，并因此反射系数γ减小以减少反射现象。由于至少一个开放桩也将信号定向到非易失性存储器器件100a～100n，所以来自存储器控制器40的信号可被有效地传递到非易失性存储器器件100b～100n。

当存储器控制器40向非易失性存储器器件100a～100n中的至少一个发送数据时，由于传输线tl包括与存储器控制器40和非易失性存储器器件100a～100n电连接的至少一个开放桩60，所以增强了信号传输特性。因此，可增加执行程序操作的非易失性存储器器件100a～100n的非易失性存储器装置的写余量。

图2是示出根据示例性实施例的数据存贮装置的框图。

参照图2，数据存贮装置15可以包括非易失性存储器装置100、存储器控制器45以及连接非易失性存储器装置100和存储器控制器45的信号线300。

非易失性存储器装置100可以以多堆叠芯片的形式布置。多堆叠芯片的一组非易失性存储器器件可以通过同一沟道(例如，第一沟道ch1)连接到存储器控制器45。如果沟道的个数为‘i’(i为大于1的自然数)，那么提供‘i’组非易失性存储器器件。

存储器控制器45响应于来自主机的读取或写入请求读取来自非易失性存储器装置100的数据或者将数据写入非易失性存储器装置100。存储器控制器45可以使用数据选通信号dqs与非易失性存储器装置100交换数据。当确定了在非易失性存储器装置100与存储器控制器45之间交换的输入/输出数据的逻辑值时，使用数据选通信号dqs及时提供参考点。在一些实施例中，存储器控制器45可以不使用数据选通信号dqs。

信号线300提供多个沟道。每个沟道可以包含控制信号线310、dqs线320和数据传输线330。在其它实施例中，每个沟道可以不包括dqs线。从存储器控制器45提供的用于控制非易失性存储器装置100的控制信号(例如，/ce、/re、/we等)通过控制信号线310传输。数据选通信号dqs通过dqs线320传输。数据data通过数据传输线330传输。

在根据示例性实施例的数据存贮装置15中，每个非易失性存储器器件可以包含数据输入/输出开关。数据存贮装置15可以打开或关闭未选择的非易失性存储器器件(即，与特定读取、写入或拷回操作等无关的非易失性存储器装置)的数据输入/输出开关。在数据存贮装置15的控制下进行调节，使得沟道的电容值满足预定的标准，例如，使得电容值基本上等于参考值。例如，当测得的沟道的电容值超过参考值时，可以关闭未选择的非易失性存储器器件的数据输入/输出开关，使得沟道的电容值基本上等于参考值。当测得的沟道的电容值小于参考值时，可以打开未选择的非易失性存储器器件的数据输入/输出开关，使得沟道的电容值基本上等于参考值。

图3是根据示例性实施例的图2的数据存贮装置的剖视图。

在图3中，数据存贮装置15被例证为示出了第一沟道ch1的数据传输线330。

如参照图2描述的，数据存贮装置15包括设置在pcb20上的存储器控制器45和非易失性存储器装置100(例如，100a～100n)。存储器控制器45和非易失性存储器器件100a～100n可以通过数据传输线330彼此电结合。数据传输线330可以包括主传输图案331、支传输图案337和至少一个开放桩333。主传输图案331可以电连接到存储器控制器45，支传输图案337可以从主传输图案331分支出来并且可以分别连接到非易失性存储器器件100a～100n。

至少一个开放桩333可以在主传输图案331上的第一位置p1处向第二方向d2延伸，所述主传输图案331在与第二方向d2垂直的第一方向d1上延伸。可以基于主传输图案331的宽度和长度来确定至少一个开放桩333的宽度和长度。开放桩333的长度lth1可以是主传输图案331的长度lth2的1/k(k是大于1的自然数)。开放桩333长度lth1和主传输图案331的长度lth2可以分别是开放桩333和主传输图案331的所有段的长度的总和。因此，当开放桩333和主传输图案331不具有线性几何形状时，开放桩333的长度lth1将大于开放桩333的端点之间的距离，主传输图案331的长度lth2将大于主传输图案331的端点之间的距离。在此示例中，开放桩333和主传输图案331是线性的，但是在其它实施方式中可以具有其它类型的几何形状。主传输图案331的端点可被认为是在pcb20上或在pcb20内形成主传输图案331的导电元件的端部。主传输图案331可以作为pcb的一部分完全形成在pcb内和/或在pcb上。例如，主传输图案331的端点可以与形成在pcb20的表面上的两个键合焊盘相对应，一个键合焊盘连接到存储器控制器45的芯片焊盘(例如，经由键合引线或焊料凸块或焊球)，另一键合焊盘连接到非易失性存储器器件100a，100b，……，100n中的一个或多个芯片焊盘(例如，经由键合引线或焊料凸块或焊球)。桩也可以构成pcb的布线，并且可以在桩与在存储器控制器45和封装件30之间延伸的主传输图案331接触的位置处具有一端，可以具有悬挂的或未电连接到任何其它导电元件(除主传输图案331之外)的另一端，如图3所示。

可以基于多个非易失性存储器器件100a～100n的数量通过模拟来确定至少一个开放桩333的宽度和长度以及至少一个开放桩333从主传输图案331分支出来的位置。

非易失性存储器器件100a～100n可以分别包括数据输入/输出开关sw1～swn。在图3中，其例证了数据输入/输出开关sw1～swn分别包含在非易失性存储器器件100a～100n中。然而，本发明构思不限于此。例如，数据输入/输出开关sw1～swn可以位于非易失性存储器器件100a～100n的外部。数据存贮装置15打开与读取或写入操作或者拷回操作等有关的已选择的非易失性存储器器件(例如100a)的数据输入/输出开关。数据存贮装置15打开或关闭与读取或写入操作或者拷回操作等无关的未选择的非易失性存储器器件(例如，100b～100n)的数据输入/输出开关。

可以调节其数据输入/输出开关被打开或关闭的非易失性存储器器件的个数，使得沟道电容值基本上等于指定的电容值。例如，当测得的沟道的电容值超过参考值时，数据存贮装置15可以关闭未选择的非易失性存储器器件的数据输入/输出开关，以使沟道的电容值基本上等于参考值。当测得的沟道的电容值小于参考值时，数据存贮装置15可以打开未选择的非易失性存储器器件的数据输入/输出开关，以使沟道的电容值基本上等于参考值。

数据输入/输出开关会增加非易失性存储器器件的寄生电容。然而，通过选择性地打开未选择的非易失性存储器器件的数据输入/输出开关，使得沟道的电容值基本上等于参考值，能够克服由于增加的数据输入/输出开关引起的电容的增加。因此，可以提高数据存贮装置15的信号完整性和可靠性。

图4是示出根据示例性实施例的图3的数据存贮装置中的非易失性存储器器件中的一个的框图。

参照图4，非易失性存储器器件100a包括存储器单元阵列110、地址解码器120、页缓冲器电路130、数据输入/输出电路150、控制电路200、电压发生器150、数据输入/输出开关180以及数据输入/输出焊盘190a。除了数据输入/输出开关180之外，图4的非易失性存储器器件100a与图1的非易失性存储器器件100a相同。

存储器单元阵列110可以通过至少一条串选择线ssl、多条字线wl和至少一条地选择线gsl结合到地址解码器120。此外，存储器单元阵列110可以通过多条位线bl结合到页缓冲器电路130。

存储器单元阵列110可以包括多个存储器块blk1～blkz。存储器块blk1～blkz中的每个包括结合到多条字线wl和多条位线bl的多个存储器单元。

在一些示例性实施例中，存储器单元阵列110可以是以三维结构(或垂直结构)形成在基底上的三维存储器单元阵列。在这种情况下，存储器单元阵列110可以包括垂直定位的垂直单元串，使得至少一个存储器单元位于另一个存储器单元上。通过引用将描述了三维存储器单元阵列的合适的构造的以下专利文件并入本文：第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号美国专利以及第2011/0233648号美国专利公开。

在其它示例性实施例中，存储器单元阵列110可以是以二维结构(或水平结构)形成在基底上的二维存储器单元阵列。

数据输入/输出开关180可以与图3的数据输入/输出开关sw1相似或相同。

数据输入/输出焊盘190a可以连接到这里描述的传输线tl，以在存储器控制器45与非易失性存储器器件100a～100n之间传输数据。具体地，非易失性存储器器件100a的数据输入/输出焊盘190a连接到图1的支导线70a的第二端。

图5是示出图4中存储器块中的一个的等效电路的电路图。

图5的存储器块blki可以以三维结构(或垂直结构)形成在基底上。例如，可以在垂直于基底的方向上形成包括在存储器块blki中的多个单元串。

参照图5，存储器块blki可以包括结合在位线bl1、bl2和bl3与共源线csl之间的存储器单元串ns11至ns33。存储器单元串ns11至ns33中每个可以包括串选择晶体管sst、多个存储器单元mc1至mc8以及地选择晶体管gst。在图5中，存储器单元串ns11至ns33中的每个被示出为包括八个存储器单元mc1至mc8。然而，示例性实施例不限于此。在一些示例性实施例中，存储器单元串ns11至ns33中的每个可以包括任何个数的存储器单元。

串选择晶体管sst可以连接到对应的串选择线ssl1至ssl3。多个存储器单元mc1至mc8可以分别连接到对应的字线wl1至wl8。地选择晶体管gst可以连接到相应的地选择线gsl1至gsl3。串选择晶体管sst可以连接到对应的位线bl1、bl2和bl3，地选择晶体管gst可以连接到共源线csl。位线bl1、bl2和bl3可以结合到图4的页缓冲器电路130的对应的页缓冲器pb1、pb2和pb3。

在图5中，存储器单元串ns11至ns33中的每个被示出为包括一个串选择晶体管sst和一个地选择晶体管gst。然而，示例性实施例不限于此。在一些示例性实施例中，存储器单元串ns11至ns33中的每个可以包括两个或更多个串选择晶体管以及两个或更多个地选择晶体管。

具有相同高度的字线(例如，wl1)可以共同地连接，地选择线gsl1至gsl3与串选择线ssl1至ssl3可以分开。在图5中，存储器块blki被示出为结合到八条字线wl1至wl8和三条位线bl1至bl3。然而，示例性实施例不限于此。在一些示例性实施例中，存储器块blki可以结合到任意个数的字线和位线。

返回参照图4，控制电路200可以从外部装置(例如，存储器控制器45)接收命令信号cmd和地址信号addr，并且基于命令信号cmd和地址信号addr控制非易失性存储器器件100a的擦除循环、程序循环、伪程序操作和读取操作。程序循环可以包括程序操作和程序验证操作。擦除循环可以包括擦除操作、擦除验证操作和至少一个感测操作。

例如，控制电路200可以基于命令信号cmd生成用于控制电压发生器150的控制信号ctl，并且基于地址信号addr生成行地址r_addr和列地址c_addr。控制电路200可将行地址r_addr提供给地址解码器120，并将列地址c_addr提供给数据输入/输出电路140。控制电路200从存储器控制器45接收芯片使能信号ceb并激活非易失性存储器器件100a。

控制电路200调节将要提供给数据输入/输出开关180的电压电平以打开数据输入/输出开关180。例如，在用于激活非易失性存储器100a的芯片使能信号ceb被激活时，控制电路200可以打开数据输入/输出开关180。在一些实施例中，与芯片使能信号ceb被激活期间的时间段相比，数据输入/输出开关180打开期间的时间段可能会稍微延迟一些。控制电路200使向数据输入/输出开关180提供来自存储器控制器45的芯片使能信号ceb。控制电路200响应于芯片使能信号ceb以产生用于控制数据输入/输出开关180的开关控制信号scs。

地址解码器120可以通过至少一条串选择线ssl，多条字线wl和至少一条地选择线gsl结合到存储器单元阵列110。在程序操作或读取操作期间，地址解码器120可以基于行地址r_addr将多条字线wl中的一条确定为已选择的字线，并将除已选择的字线之外的多条字线wl中的其余字线确定为未选择的字线。

电压发生器150可以基于控制信号ctl产生非易失性存储器器件100a的操作所需的字线电压vwl。字线电压vwl可以通过地址解码器120施加到多条字线wl。

例如，在擦除操作期间，电压发生器150可以向存储器块的阱施加擦除电压，并且可以将接地电压施加到存储器块的全部字线。在擦除验证操作期间，电压发生器150可以向存储器块的全部字线施加擦除验证电压，或者将擦除验证电压顺序地施加到字线基础(word-linebasis)中的字线。

例如，在程序操作期间，电压发生器150可以向已选择的字线施加程序电压，并且可以向未选择的字线施加程序导通电压。此外，在程序验证操作期间，电压发生器150可以向已选择的字线施加程序验证电压，并且可以向未选择的字线施加验证导通电压。

例如，在读取操作期间，电压发生器150可以向已选择的字线施加读取电压，并且可以向未选择的字线施加读取导通电压。

电压发生器150包括操作电压发生器160和开关电压发生器170。操作电压发生器160可以产生所述操作的所需操作电压，开关电压发生器170可以产生用于打开数据输入/输出开关180的开关电压vsw。

页缓冲器电路130可以通过多条位线bl结合到存储器单元阵列110。页缓冲器电路130可以包括多个页缓冲器。在一些示例性实施例中，一个页缓冲器可以连接到一条位线。在其它示例性实施例中，一个页缓冲器可以连接到两条或更多条位线。

页缓冲器电路130可以临时存储将要在已选择的页中进行编程的数据或从已选择的页读出的数据。

数据输入/输出电路140可以通过数据线dl结合到页缓冲器电路130。在程序操作期间，数据输入/输出电路140可以从外部装置(例如，存储器控制器45)接收程序数据data，并且基于从控制电路200接收的列地址c_addr向页缓冲器电路130提供程序数据data。在读取操作期间，数据输入/输出电路140可以基于从控制电路200接收的列地址c_addr向外部装置提供存储在页缓冲器电路130中的读取数据data。

此外，页缓冲器电路130和数据输入/输出电路140从存储器单元阵列110的第一区域读取数据，并将读取数据写入存储器单元阵列110的第二区域。即，页缓冲器电路130和数据输入/输出电路140可以执行拷回操作。

图6示出了图3的根据示例性实施例的数据存贮装置中的数据传输线的示例。

参照图6，数据传输线330可以包括主传输图案331和开放桩333。开放桩333可以具有第一长度lth1和第一宽度wth1。主传输图案331可以具有第二长度lth2和第二宽度wth2。开放桩333可以在主传输图案331中的第一位置p1处向第二方向d2延伸，所述主传输图案331在与第二方向d2垂直的第一方向d1上延伸。第一位置p1可以是将主传输图案331从第一连接点cp1到第二连接点cp2以1:q(q为大于1的自然数)的比例分割的位置，所述第一连接点cp1位于主传输图案331连接到存储器控制器45的位置处，所述第二连接点cp2位于主传输图案331连接到支传输图案337的位置处。

开放桩333的第一长度lth1可以是主传输图案331的长度lth2的1/k(k是大于1的自然数)，开放桩333的第一宽度wth1可以是主传输图案331的宽度wth2的k倍。

从第一连接点cp1到第一位置p1的距离对应于第一距离ds1，从第一位置p1到第二连接点cp2的距离对应于第二距离ds2。第一距离ds1可以小于第二距离ds2。

图7示出了图3的根据示例性实施例的数据存贮装置中的数据传输线的示例。

参照图7，数据传输线330a可以包括主传输图案331、第一开放桩图案333和第二开放桩图案335。第一开放桩图案333在第一位置p1处向第二方向d2延伸，第二开放桩图案335在第一位置p1处向与第二方向d2相反的第三方向d3上延伸。

第一开放桩图案333和第二开放桩图案335中的每一个可以具有第一长度lth1和第一宽度wth1。

图8是示出了图3的根据示例性实施例的数据存贮装置的等效电路模型的图。

为了易于理解，示出了非易失性存储器装置100，所述非易失性存储器装置100包括分别共同连接到沟道ch1、存储器控制器45和数据传输线330的非易失性存储器器件100a～100n。未示出的剩余沟道(例如，ch2至chi)中的每个可以连接到多个非易失性存储器器件。

例如，非易失性存储器器件100a～100n以多堆叠芯片的形式堆叠。非易失性存储器器件100a～100n分别通过焊盘190a～190n连接到数据传输线330。包括在非易失性存储器器件100a～100n中的电容c1～cn和电阻r1～rn表示数据输入/输出开关180(参照图4)和数据输入/输出电路140(参照图4)的电阻和电容。尽管未在图8中示出，但是可以存在电感。示例性实施例被例证为数据传输线330具有电阻r0、电感l、电容c0和电容cstb。电容cstb表示开放桩333的电容。

数据输入/输出开关sw1～swn由响应于芯片使能信号ceb而产生的开关控制信号scs来控制。在一些实施例中，数据输入/输出开关sw1～swn由控制电路200(参照图4)接收的芯片使能信号ceb来控制。例如，如果非易失性存储器器件100a被芯片使能信号ceb选择，那么在控制电路200的控制下，向数据输入/输出开关sw1提供芯片使能信号ceb。数据输入/输出开关sw1被打开期间的时间段与芯片使能信号ceb被激活期间的时间段可以基本上同时进行。在一些实施例中，与芯片使能信号ceb被激活期间的时间段相比，数据输入/输出开关sw1被打开期间的时间段可能会稍微延迟一些。如果非易失性存储器器件100a未被选择，那么在控制电路200的控制下，数据输入/输出开关sw1被关闭。数据输入/输出开关sw1关闭期间的时间段可以与芯片使能信号ceb未被激活期间的时间段基本上同时进行。

当打开已选择的非易失性存储器器件的数据输入/输出开关，并且关闭未选择的非易失性存储器器件的数据输入/输出开关时，减小了非易失性存储器器件的阻抗zr，且由于开放桩333的电容cstb增大了数据传输线330的阻抗。因此，减小了反射系数γ，从而减少了反射现象。因此，可以提高信号完整性。

当数据从存储器控制器45以高速传输到非易失性存储器装置100时，由于至少一个开放桩333，使得增强了信号传输特性。因此，可增加执行程序操作的非易失性存储器装置100的非易失性存储器器件的写余量。因此，可以提高数据存贮装置15的性能。

未选择的非易失性存储装置的数据输入/输出开关并非始终关闭，而是可以被打开或关闭使得测得的沟道电容值基本上等于参考值。例如，当测得的沟道电容值超过参考值时，可以关闭(预定数量的)数据输入/输出开关，使得沟道电容值基本上等于参考值。当测得的沟道电容值小于参考值时，可以打开预定数量的数据输入/输出开关，使得沟道电容值基本上等于参考值。

图9示出了根据示例性实施例的数据存贮装置中的数据输入/输出开关。

参照图9，数据输入/输出开关180连接在数据输入/输出电路140和焊盘190a之间。数据输入/输出电路140包括：驱动器141，以通过焊盘190a驱动将要发送到存储器控制器45的数据；接收器143，以通过焊盘190a接收从存储器控制器45提供的数据。响应于控制电路200(参照图4)的控制，数据输入/输出开关180被打开或关闭。

例如，响应于开关控制信号scs或芯片使能信号ceb来操作的晶体管187被结合在电压发生器150与数据输入/输出开关180之间。例如，控制电路200可以响应于芯片使能信号ceb产生开关控制信号scs。在芯片使能信号ceb的激活时间段与开关控制信号scs的激活时间段之间可以存在延迟。在一些实施例中，在控制电路200的控制下，芯片使能信号ceb被提供到晶体管187，同时非易失性存储器器件响应于芯片使能信号ceb而被激活。如果晶体管187响应于开关控制信号scs或芯片使能信号ceb而被导通，那么操作电压或开关电压vsw可被施加到数据输入/输出开关180。

数据输入/输出开关180包括传输栅极结构，在该结构中至少一个nmos晶体管181和至少一个pmos晶体管183并联连接。反相器185被放置在nmos晶体管181与pmos晶体管183之间。在图9中，反相器185被放置在数据输入/输出开关180中。然而，本发明构思不限于此。例如，反相器185可以设置在数据输入/输出开关180的外部。数据输入/输出开关180可以仅用一个nmos晶体管来实现。

图10a是示出图2的根据示例性实施例的数据存贮装置的示例的剖视图。

图10a的数据存贮装置15a与图3的数据存贮装置15的不同之处在于：数据存贮装置15a包括数据传输线330b而不是数据传输线330。

参照图10a，数据存贮装置15a可以包括第一pcb20、第二pcb25、存储器控制器45、非易失性存储器装置100和数据传输线330b。非易失性存储器装置100可以包括非易失性存储器器件100a～100n。数据传输线330b可以包括主传输图案331、支传输图案337和至少一个开放桩333b。主传输图案331可以电连接到存储器控制器45，支传输图案337可以从主传输图案331分支出来并且可以分别连接到非易失性存储器器件100a～100n。

主传输图案331和支传输图案337可以设置在第一pcb20上，开放桩333b可以设置在第二pcb25上，所述第二pcb25形成在与其中形成第一pcb20的层不同的层中。主传输图案331可以通过穿透第一pcb20形成的通孔350(例如，穿透基底通孔)结合到开放桩333b。通孔350可以在主传输图案331延伸的第一方向d1上形成在主传输图案331的第一位置处。第一位置p1可以更靠近存储器控制器45而不是支传输图案337或非易失性存储器器件100a～100n中的至少一个。

可以基于主传输图案331的宽度和长度来确定开放桩333b的宽度和长度。至少一个开放桩333b的长度可以是主传输图案331的长度的1/k。

开放桩333b可以在垂直于第一方向d1的第二方向d2上延伸。可选地，开放桩333b可以沿与第二方向相反的方向延伸。

图10b是示出图2的根据示例性实施例的数据存贮装置的另一示例的剖视图。

图10b的数据存贮装置15b与图3的数据存贮装置15的不同之处在于：数据存贮装置15b包括数据传输线330c而不是数据传输线330。

参照图10b，数据存贮装置15b可以包括设置在第一pcb20与存储器控制器45之间的插入件27以及数据传输线330c。数据传输线330c可以包括主传输图案331、支传输图案337和至少一个开放桩333c。主传输图案331可以电连接到存储器控制器45，支传输图案337可以从主传输图案331分支出来，并且可以分别连接到非易失性存储器器件100a～100n。开放桩333c可以形成在插入件27中。

图10c是示出图2的根据示例性实施例的数据存贮装置的另一示例的剖视图。

图10c的数据存贮装置15c与图3的数据存贮装置15的不同之处在于：数据存贮装置15c包括数据传输线330d而不是数据传输线330。

参照图10c，数据存贮装置15c可以包括设置在第一pcb20与封装件30之间的插入件29以及数据传输线330d。数据传输线330d可以包括主传输图案331、支传输图案337和至少一个开放桩333d。主传输图案331可以电连接到存储器控制器45，支传输图案337可以从主传输图案331分支出来，并且可以分别连接到非易失性存储器器件100a～100n。开放桩333d可以形成在插入件29中。

如图10c中所示，开放桩333d的第一端在主传输图案331的一位置处连接到主传输图案331。该位置更靠近非易失性存储器器件100a～100n中的至少一个和/或支传输图案337而不是存储器控制器45。在这种情况下，数据传输线330d可以用于将数据从多个存储器器件100a～100n中的一个传输到存储器控制器45。

图11示出了在数据传输线中不包括至少一个开放桩时的非易失性存储器装置的眼图，图12示出了在数据传输线中包括至少一个开放桩时的非易失性存储器装置的眼图。

参照图11和图12，在数据传输线330不包括至少一个开放桩333的情况下的眼窗320比在数据传输线330包括至少一个开放桩333的情况下的眼窗420小。因此，与数据传输线330不包括至少一个开放桩333相比，在数据传输线330包括至少一个开放桩333时的信号传输特性更强。

图13是根据示例性实施例的数据存贮装置的操作方法的流程图。

参照图1至图13，在操作数据存贮装置15的方法中，在第一pcb20上设置存储器控制器45和多个非易失性存储器器件100a～100n(s510)。非易失性存储器器件100a～100n可以以在第一pcb20上的多个堆叠芯片的形式包括在封装件30中。

在第一pcb20上设置电连接存储器控制器45和非易失性存储器器件100a～100n的数据传输线330(s520)。数据传输线330可以包括主传输图案331、支传输图案337和至少一个开放桩333。主传输图案331可以电连接到存储器控制器45，支传输图案337可以从主传输图案331分支出来，并且可以分别连接到非易失性存储器器件100a～100n。

设置至少一个开放桩333，所述开放桩333在主传输图案331中的第一位置p1处向第二方向d2延伸，所述主传输图案331在与第二方向d2垂直的第一方向d1上延伸(s530)。主传输图案331中的第一位置p1更靠近存储器控制器45而不是非易失性存储器器件100a～100n中的至少一个。可以基于主传输图案331的宽度和长度来确定至少一个开放桩333的宽度和长度。至少一个开放桩333的长度可以是主传输图案331的长度的1/k。

在第一pcb20上设置至少一个开放桩333。

可以在第二pcb25上设置至少一个开放桩333b，所述第二pcb25形成在与其中形成有第一pcb20的层不同的层中。在这种情况下，至少一个开放桩333b可以通过形成在第一pcb20中的通孔350连接到主传输图案331。

通过数据传输线330将数据从存储器控制器45传输到非易失性存储器器件100a～100n中的至少一个(s540)。

因此，可以通过包括至少一个开放桩的数据传输线传输数据来增强数据传输特性。由于数据传输线330包括电连接到存储器控制器45和非易失性存储器装置100的至少一个的开放桩333，所以当存储器控制器45将数据发送到非易失性存储器器件100a～100n中的至少一个时，可以增强信号传输特性。因此，可以增加执行程序操作的非易失性存储器器件100a～100n的非易失性存储器装置的写余量。

在示例性实施例中，描述了数据传输线包括至少一个开放桩。在其它示例性实施例中，地址传输线或命令传输线可以包括至少一个开放桩，以增加信号传输特性。

图14是示出根据示例性实施例的固态盘或固态驱动器(ssd)的框图。

参照图14，ssd1000包括ssd控制器1200和多个非易失性存储器装置1100。

非易失性存储器装置1100可被可选地供应有外部高电压vpp。每个非易失性存储器装置1100可以包括图4的非易失性存储器器件100a。ssd控制器1200通过图3中的数据传输线330连接到非易失性存储器装置1100。

ssd控制器1200通过多个沟道ch1至chi连接到非易失性存储器装置1100。ssd控制器1200可以包括一个或更多个处理器1210、缓冲存储器1220、ecc块1230、主机接口1250和非易失性存储器接口1260。

缓冲存储器1220存贮用于驱动ssd控制器1200的数据。缓冲存储器1220包括均存储数据或命令的多条存储器线。

ecc块1230对在写入操作时将要编程的数据的纠错码值进行计算，并且在读取操作时利用纠错码值来校正读取数据的错误。在数据恢复操作中，ecc块1230校正从非易失性存储器装置1100恢复的数据的错误。

主机接口1250提供与外部装置的接口。非易失性存储器接口1260提供与非易失性存储器装置1100的接口。

如上所述，数据存贮装置包括与存储器控制器和多个非易失性存储器装置连接的数据传输线(或信号传输线)，所述数据传输线包括至少一个开放桩，因此可以增强数据存贮装置的信号完整性。

本公开可被应用于包括非易失性存储器装置的各种电子装置。例如，本公开可被应用于以下系统：诸如，移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、摄像机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏控制台、导航系统等。

上述内容是对示例性实施例的举例说明，并且将不被解释为对示例性实施例的限制。尽管已经描述了一些示例性实施例，但是本领域的技术人员将容易理解的是，在本质上不脱离本发明构思的新颖教导和优点的情况下，可在示例性实施例中进行多种修改。因此，所有这样的修改意图包括在如权利要求中限定的本发明构思的范围内。