本申请涉及集成电路，并且更具体而言，涉及包含存储器的集成电路。
集成电路通常包含易失性存储器元件。易失性存储器元件只在集成电路被供电的情况下才保持数据。如果失去供电，易失性存储器元件中的数据将丢失。尽管诸如基于电可擦除可编程只读存储器技术的存储器元件的非易失性存储器元件不以这种方式丢失数据，但是制造作为给定集成电路的一部分的非易失性存储器元件通常是不期望的或者不可能的。
因此，经常使用易失性存储器元件。例如，静态随机存取存储器(SRAM)芯片包含SRAM单元，其是一种易失性存储器元件。在可编程逻辑器件集成电路中，SRAM单元可以用作配置随机存取存储器(CRAM)单元。可编程逻辑器件是一种可以由用户进行编程以实现所期望的定制逻辑功能的集成电路。CRAM单元用于存储由用户供应的配置数据。一旦加载，CRAM单元向晶体管供应控制信号以将晶体管配置为实现所期望的逻辑功能。
易失性存储器元件通常占据集成电路的重要部分，并且易于发生半导体可靠性问题(例如锁定(latch-up))。锁定是一种可能有时发生在存储器元件的电源导轨(power supply rail)之间的短路。每个存储器元件至少包括耦合到p沟道晶体管的n沟道晶体管，其在半导体衬底中有效地形成寄生可控硅整流器(SCR)结构。在单粒子锁定期间，来自宇宙射线或其它电离辐射源的重离子或质子可能撞击SCR，这可能使得SCR中的寄生双极晶体管导通，从而在正电源导轨与接地电源导轨之间产生低电阻路径。当发生这种情况时，锁定可能导致电路故障或可能破坏整个器件。
在这种背景下，提出了本文中所描述的实施例。
技术实现要素：
提供一种集成电路，其包括耦合到单粒子锁定(SEL)防止电路的存储器单元。每个存储器单元可以包括交叉耦合的反相器和存取晶体管。交叉耦合的反相器中的每个反相器可以包括串联耦合在正电源线与下拉节点之间的n沟道晶体管和p沟道晶体管。
SEL防止电路可以耦合到每个存储器单元的下拉节点和p沟道晶体管。具体而言，SEL防止电路可以包括直接连接在下拉节点与接地电源线之间的箝位电路。所述箝位电路可以是在集成电路的正常操作期间总是导通的n沟道下拉晶体管。
SEL防止电路还可以包括具有输出和连接到下拉节点的输入的电压感测电路。所述电压感测电路可以被实施为具有直接连接到下拉节点的第一(正)输入和接收参考电压的第二(负)输入的电压比较器。
SEL防止电路还可以包括由电压比较器的输出控制的驱动器电路。所述驱动器电路可以是被配置为向每个存储器单元中的p沟道晶体管提供正电源电压和升高的电源电压中的所选择的一个电源电压的多路复用电路。例如，p沟道晶体管可以形成在n阱中，n阱抽头可以形成在n阱中，并且n阱抽头可以由多路复用器主动地驱动。升高的电源电压可以比正电源电压大至少30％、至少40％、或至少50％。多路复用器可以在大部分时间使用正电源电压偏置n阱。然而，响应于单粒子锁定，多路复用器可以使用升高的电源电压偏置n阱以迫使n阱进入深反向偏置，以缓解存储器单元中的任何潜在的锁定。替代地，n阱可以被永久地偏置到升高的电源电压电平以减小电路复杂度。
本发明的另外的特征，其性质和各种优点将根据附图和以下详细描述而变得更加显而易见。
附图说明
图1是根据实施例的说明性可编程集成电路的示图。
图2是根据实施例的说明性存储器单元阵列的示图。
图3是根据实施例的说明性存储器单元的电路图。
图4是示出根据实施例的寄生可控硅整流器(SCR)结构的剖面侧视图。
图5是根据实施例的耦合到单粒子锁定防止电路的存储器单元组的示图。
图6是示出根据实施例的锁定防止电路的一种适当的实施方式的电路图。
图7是示出图6的锁定防止电路如何可以用于关断根据实施例的存储器元件中的寄生SCR结构的示图。
图8是根据实施例的用于操作存储器单元锁定防止电路的说明性步骤的流程图。
图9是示出用于存储器单元组的n阱抽头如何可以被偏置到固定的、升高的电压电平以永久地关闭根据实施例的寄生SCR结构的示图。
具体实施方式
本发明的实施例涉及可能经受单粒子锁定(SEL)的集成电路存储器元件。根据实施例，提供了SEL防止电路，其使用感测放大器来检测锁定信号。响应于检测到锁定信号，然后SEL防止电路中的驱动器可以迫使存储器元件内的n阱进入深反向偏置区，以暂时关断在单粒子锁定期间可能导通的任何寄生部件。在另一种适当的布置中，存储器元件的n阱可以被恒定地偏置到升高的电压电平以永久地关闭寄生部件来完全消除锁定。
本领域技术人员将认识到，可以在没有这些具体细节中的一些或全部的情况下实施本示例性实施例。在其它情况下，没有详细地描述已知的操作，以免不必要地使本实施例难以理解。
存储器元件可以用于使用存储器的任何适当的集成电路。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、可编程集成电路(例如在其中将存储器元件用于配置存储器的可编程逻辑器件集成电路)、或任何其它适当的集成电路。为了清楚起见，有时将在可编程逻辑器件集成电路的上下文中描述本发明。然而，这仅仅是说明性的。根据本发明的实施例的存储器单元可以用于任何适当的电路。
在诸如在其中需要存储器存储处理数据的存储器芯片或其它电路的集成电路上，存储器元件20执行静态随机存取存储器(RAM)单元的功能并且有时被称为SRAM单元。在可编程逻辑器件集成电路的情况下，存储器元件可以用于存储配置数据，并且因此在该情况下有时被称为配置随机存取存储器(CRAM)单元。
在图1中示出了诸如可编程逻辑器件10的说明性集成电路。器件10可以具有输入/输出电路12，以便驱动离开器件10的信号以及经由输入/输出引脚14从其它器件接收信号。可以将互连资源16(例如全局和局部垂直和水平导电线和总线)用于在器件10上路由信号。互连资源16包括固定互连(导电线)和可编程互连(即，各个固定互连之间的可编程连接)。可编程逻辑18可以包括组合和时序逻辑电路。可编程逻辑18可以被配置为执行定制逻辑功能。与互连资源相关联的可编程互联可以被视为是可编程逻辑18的一部分。
可编程逻辑器件10包含易失性存储器元件20，其可以使用引脚14和输入-输出电路12来加载配置数据(也被称为编程数据)。一旦加载，存储器元件各自提供相应的静态控制输出信号，所述静态控制输出信号控制可编程逻辑18中的相关联的逻辑部件的状态。如果需要，可以将存储器元件20用于SRAM型存储器阵列(例如，以在器件10的操作期间存储用于处理电路的数据)。
每个存储器元件20可以由被配置为形成双稳态电路的多个晶体管形成。采用一种适当的方法，将互补金属氧化物半导体(CMOS)集成电路技术用于形成存储器元件20，因此在本文中将基于CMOS的存储器元件的实施方式作为示例进行描述。如果需要，可以使用其它集成电路技术来形成存储器元件以及在其中存储器元件用于形成存储器阵列的集成电路。
存储器元件可以经由引脚14和输入/输出电路12从外部可擦除可编程只读存储器和控制芯片或其它适当的数据源进行加载。加载的CRAM存储器元件20可以提供施加到可编程逻辑18中的电路元件(例如，金属氧化物半导体)的端子(例如，栅极)的静态控制信号，以控制那些元件(例如，使某些晶体管导通或截止)，并从而对可编程逻辑18中的逻辑进行配置。电路元件可以是晶体管，例如传输晶体管(pass transistor)、多路复用器的部分、查找表、逻辑阵列、AND，OR，NAND和NOR逻辑门等。
存储器元件20可以布置成阵列模式。在通常的现代可编程逻辑器件中，在每个芯片上可能存在几百万个存储器元件20。在编程操作期间，由用户(例如，逻辑设计者)向存储器元件阵列提供配置数据。一旦加载了配置数据，存储器元件20选择性地控制可编程逻辑18中的电路的部分，并从而定制其功能，使得其将如所期望的那样进行操作。
当存储器元件20布置成阵列时，可以将水平和垂直导体以及相关联的加载电路用于向存储器元件加载配置数据。任何适当的存储器阵列结构都可以用于存储器元件20。图2中示出了一种适当的布置。如图2所示，在器件10中可以存在存储器元件20的阵列28。在图2的说明性阵列中，仅存在三行和三列的元件20，但是通常在阵列28中可以存在数百或数千个行和列。阵列28可以是给定的器件10上的多个阵列中的一个，可以是作为较大阵列的部分的子阵列，或者可以是任何其它适当的存储器元件20的组。每个存储器元件可以在相应的输出路径38处供应相应的输出信号OUT。在CRAM阵列中，每个信号OUT是静态输出控制信号，其可以在路径40上传送并可以用于配置相应的晶体管(例如晶体管18或相关联的可编程逻辑18中的其它电路元件)。
集成电路10可以具有用于向存储器阵列28中的存储器元件20供应信号的控制电路24。控制电路24可以使用引脚14从外部源并使用诸如路径30的路径从内部源接收电源电压、数据、以及其它信号。控制电路24可以包括诸如可调电压源(调节器22)、地址解码器电路、地址寄存器电路、数据寄存器电路、和/或清除控制电路的电路。调节器22可以用于产生时变电源电压。这些电源电压可以具有与在引脚14上接收的电压相同的幅度，或者可以具有与从引脚14接收的电压不同的幅度。控制电路24(例如，寻址电路、数据寄存器电路、清除控制电路、以及电路24的其它控制电路)可以使用由引脚14和调节器22供应的电源电压，以在诸如路径32和路径34的路径上产生期望的时变和固定的信号。
通常可以存在与路径32和路径34相关联的任何适当数量的导电线。例如，阵列28的每一行可以在路径32中的相应路径中具有一个或多个相关联的地址线，(作为示例)所述路径承载相应的地址信号。地址线有时被称为字线，并且地址信号有时被称为字线信号。阵列28的每一列可以在其上提供数据信号的路径34中的相应路径中具有一个或多个相关联的数据线。数据线路有时被称为位线，并且数据信号有时被称为位线信号。如果需要，可以在路径32和路径34中使用其它模式的线。供应给存储器元件20的信号可以有时被统称为控制信号。在特定情况下，这些信号中的一些可以被称为功率信号、清除信号、数据信号、地址信号等。这些不同的信号类型不是相互排斥的。
图2是示出了存储器单元20的一个适当布置的电路图。如图2所示，单元20的存储部分可以包括交叉耦合的反相电路，例如各自具有输入和输出的电路INV1和INV2。具体而言，电路INV1的输入可以耦合到电路INV2的输出，而INV2的输入可以耦合到电路INV1的输出。电路INV1的输出可以用作单元20的第一内部数据存储节点X1，而电路INV2的输出可以用作单元20的第二内部数据存储节点X2。以这种方式配置的单元20的存储部分可以用于存储数据的单个位(例如，数据存储节点X1和X2可以分别存储单个数据位的原码和补码版本)。作为示例，存储高数据位的单元20可以具有分别被驱动到“0”和“1”的数据存储节点X1和X2。作为另一个示例，存储低数据位的单元20可以具有分别被驱动到“1”和“0”的数据存储节点X1和X2。节点X2可以经由路径40耦合到一个或多个相应的传输晶体管40，其可以是器件10上的可编程逻辑电路18的部分。
电路INV1可以包括串联耦合在第一电源线100(例如，其上提供正电源电压Vcchg的电源线)与第二电源线102(例如，供应下拉电压Vpd的较低的电源线)之间的n沟道晶体管N1和p沟道晶体管P1。因此，电源线102有时被称为下拉节点。类似地，电路INV2可以包括串联耦合在电源线100与102之间的n沟道晶体管N2和p沟道晶体管P2。下拉电流路径中的N沟道晶体管N1和N2有时可以被称为存储器“下拉”器件，而p沟道晶体管P1和P2有时可以被称为存储器“上拉”器件。(作为示例)n沟道晶体管可以是n沟道金属氧化物半导体(NMOS)器件，而p沟道晶体管可以是p沟道金属氧化物半导体(PMOS)器件。
存储器单元20的存储部分可以耦合到诸如晶体管NA1和晶体管NA2的存取晶体管(有时被称为存储器地址晶体管或存储器“传输门”晶体管)，以执行读取和写入操作。在图3的示例中，存取晶体管NA1可以耦合在第一数据线(例如，在其上传送原码位线信号BL的原码数据线)与第一数据存储节点X1之间，而存取晶体管NA2可以耦合在第二数据线(例如，在其上传送补码位线信号BL/的补码数据线)与第二数据存储节点X2之间。晶体管NA1和NA2可以各自具有耦合到在其上传送字线信号WL的地址线的栅极。
在正常操作期间，原码和补码数据线可以被标称地驱动到零伏以使泄漏电流最小化，而可以使字线信号WL无效(deasserted)(例如，地址信号WL可以被拉低以禁用存取晶体管NA1和NA2)。在写入操作期间，可以在使字线信号WL有效(asserted)以启用存取晶体管NA1和NA2以将期望值写入存储器单元20之前将期望的数据信号呈现在第一和第二数据线上。在读取操作期间，在使字线信号WL有效以启用存取晶体管NA1和NA2以读出存储器单元20中的当前存储的值之前，将第一和第二数据线预充电到高电压电平。
仍然参考图3，存储器单元20的存储部分中的每一个p沟道晶体管可以具有耦合到控制线101的体端子。线101可以被偏置到n阱抽头电压Vntap。通过动态调整信号Vntap的电压电平，可以缓解可能在存储器单元20中发生的潜在锁定问题。
图4是示出了存储器单元20中的寄生可控硅整流器(SCR)结构的剖面侧视图。如图4所示，n沟道晶体管N1可以具有形成在p型半导体衬底(例如，衬底400)中的n+源极-漏极区，而p沟道晶体管P1可以具有形成在n阱(例如，n阱402)中的p+源极-漏极区。晶体管N1和P2串联连接以形成图3的反相器电路INV1。可以在p型衬底400中直接形成p阱抽头区(例如，p+阱抽头410)，以用作用于n沟道晶体管N1和共享相同的体的其它NMOS晶体管的体偏置端子。类似地，可以在n阱402中直接形成n阱抽头区(例如，n+阱抽头412)，以用作用于p沟道晶体管P1和共享相同的n阱402的其它PMOS晶体管的体偏置端子。
图4还示出了可以形成在衬底400中的本征双极结型晶体管(BJT)，例如BJT器件Q1和Q2。部件Q1和Q1以及电阻器Rpw和Rnw(在图4中使用粗体线标记)表示仅作为CMOS工艺的副产品而形成的电路中的寄生部件，并不是电路设计者有意形成的实际分立器件。具体而言，寄生晶体管Q1可以是PNP双极晶体管，其具有耦合到电源线100的发射极(E)端子、经由本征n阱电阻Rnw耦合到控制线101的基极(B)端子、和集电极(C)端子。寄生晶体管Q2可以是NPN双极晶体管，其具有耦合到下拉节点102的发射极端子、耦合到晶体管Q1的基极端子的集电极端子、和耦合到Q1的集电极端子并经由本征p阱电阻Rpw耦合到p阱抽头区410的基极端子。
以这种方式进行配置，PNP晶体管和NPN晶体管堆叠在通常被称为晶闸管或可控硅整流器(SCR)的反馈布置中。该SCR结构可能特别易于锁定，这是一种可能发生在器件10上的短路。例如，在单粒子锁定期间，当阿尔法粒子撞击存储器单元20中的内部数据存储节点时，应该是以其它方式处于零伏的节点可能经历暂时的电压尖峰。这一短暂的电压尖峰可能无意地使晶体管Q1或Q2中的一个导通。最终，只要SCR结构被正向偏置，这两个寄生晶体管就都被导通，这通常导致内部结的击穿并可能永久地损坏器件。
传统的单粒子锁定(SEL)缓解方案包括减小阱抽头距离以使本征阱电阻最小化，增加阱掺杂以类似地降低电压降，经由晶体管尺寸和沟道掺杂减小寄生晶体管增益，减小存储器单元电源电压Vcchg，或者将附加的PMOS晶体管添加到存储器单元上拉路径中，其中在存储器单元的列之间共享附加的PMOS晶体管。然而，这些技术通常增加了管芯面积并降低了最大存储器性能。因此，期望提供一种改进的缓解SEL的方式。
根据实施例，图5示出了耦合到单粒子锁定防止电路(例如，存储器元件SEL防止电路500)的存储器单元组。所述存储器单元组可以属于耦合到阵列中的公共字线的存储器单元的行，或者可以属于耦合到阵列中的公共位线对的存储器单元的列。
如图5所示，SEL防止电路500可以包括箝位电路(例如，箝位电路502)、电压感测电路(例如，电压传感器504)，以及阱抽头驱动器电路(例如，阱抽头驱动器506)。箝位电路502可以允许存储器单元20中的内部节点电压响应于单粒子扰动而上升。电压传感器504可以是拾取锁定信号的比较器。阱抽头驱动器506然后可以迫使存储器单元20内的n阱(例如，图4的n阱402)进入深反向偏置区以防止锁定。
图6是示出锁定防止电路500的一种适当的实施方式的电路图。如图6所示，存储器单元20的组可以使用正电源线100供电并且还可以耦合到共享下拉节点102。箝位电路502可以是n沟道箝位晶体管，其具有连接到节点102的漏极端子、连接到接地线105(例如，在其上供应接地电压Vss的接地电源线)的源极端子、以及连接到电源线103(例如，在其上提供正电源电压Vcc的电源线)的栅极端子。存储器单元电压Vcchg可以等于或大于电源电压Vcc。作为示例，电压Vcc可以等于0.85V，而电压Vcchg可以等于1.2V。根据这种偏置，箝位晶体管502总是在集成电路的正常操作期间导通。
电压感测电路504可以是感测放大器或电压比较器，其具有接收来自节点102的电压Vpd的输入和在其上生成相应的控制信号Vsel的输出。当节点102标称地处于零伏时，感测放大器504将使信号Vsel保持在逻辑“0”。当节点102上升到预定阈值以上时，感测放大器504将检测到暂时的电压升高，并将驱动信号Vsel到逻辑“1”。
可以使用从电路504输出的信号Vsel来控制驱动器电路506。驱动器506可以被实施为多路复用器，其具有接收信号Vsel的控制输入、接收电压Vcchg的第一(0)数据输入、接收电压Vcchg’的第二(1)数据输入、以及在其上可以路由输入电压Vcchg和Vcchg’中所选择的一个的输出。如果所选择的信号Vsel为低，则多路复用器506可以将其输出驱动到Vcchg。如果选择信号Vsel为高，则多路复用器506可以将其输出驱动到Vcchg’。电压Vcchg’可能大于Vcchg。例如，如果Vcchg为1.2V，则Vcchg’可能等于1.8V。通常，升高的电压Vcchg’可以比电压Vcchg大至少10％、20％、30％、40％、或50％。多路复用器506的输出可以经由路径101连接到组中的每个存储器单元20的n阱抽头。因此，每个存储器单元20的n阱将取决于选择信号Vsel的值而被偏置到Vcchg或Vcchg’。
以这种方式进行配置，可能潜在引起电路锁定的随机粒子撞击将迫使存储器单元20中的一个存储器单元中的内部数据存储节点上升，这又将导致节点102处的暂时的电压升高。当节点102处的下拉节点电压Vpd上升时，感测放大器504将检测到瞬时的电压升高，其然后将驱动控制信号Vsel为高。当信号Vsel被驱动为高时，多路复用器506于是可以将n阱抽头电压Vntap驱动到升高的电压电平Vcchg’，其反向偏置n阱区，从而关闭SCR结构中的寄生双极结型晶体管。
图7是结合图4示出图6的SEL防止电路如何连接到上面所描述的寄生SCR结构的示意图。箝位晶体管502可以连接在BJT Q2的发射极与接地线之间。感测电路504可以被实施为比较器，其具有连接到本征p阱电阻Rpw的第一(+)端子和接收参考电压Vref的第二(－)端子。电压电平Vref可以是0-50mV或适于感测单粒子电压扰动的其它预定的参考电压电平。驱动器506的输出可以连接到本征n阱电阻Rnw。当驱动器506的输出处的电压Vntap被偏置到升高的电压电平Vcchg’时，将关闭晶体管Q1，因为晶体管Q1的基极-发射极电压VBE现在处于反向偏置。关断晶体管Q1又将关闭晶体管Q2，因为没有电流可以流到晶体管Q2的基极。
图8是用于操作存储器单元锁定防止电路500的说明性步骤的流程图。在步骤800处，(例如，经由初始器件配置或部分重新配置操作)可以将配置数据加载到存储器单元20中。一旦加载了配置数据，存储器单元20可以用于提供静态控制信号以控制可编程电路18中的相应的传输门(步骤802)。参见，例如，图1和图2。
可以将SEL防止电路500切换为不被使用，直到检测到SEL事件。响应于存储器单元20接收到重离子撞击，可以在箝位电路502处观察到暂时的电压升高(步骤806)。在步骤806处，感测电路504于是可以检测到箝位电路处的暂时的电压升高。
响应于检测到电压升高，感测电路504可以引导阱抽头驱动器506向存储器单元20中的上拉晶体管的n阱抽头区提供升高的电压Vcchg’，以帮助关断寄生锁定电路(步骤808)。可以通过反向偏置在其中形成存储器单元上拉晶体管的n阱区，来实现对单粒子锁定的实际防止。
在暂时的电压扰动消散之后，下拉节点电压Vpd将被向下驱动回到接地，并且感测电路504将向下驱动Vsel回到逻辑“0”。因此，阱抽头驱动器电路将被配置为向存储器单元上拉晶体管提供标称存储器单元电压Vcchg，使得存储器单元20可以按照预期进行操作(步骤810)。
这些步骤仅仅是说明性的，而不旨在限制本实施例的范围。可以修改或省略现有步骤；可以并行执行所述步骤中的一些步骤；可以添加额外的步骤；并且可以颠倒或改变某些步骤的顺序。
在另一种适当的布置中，组中的每个存储器单元20的n阱抽头可以被永久地或静态地偏置到升高的电压Vcchg’(参见，例如，图9)。如图9所示，不需要箝位电路，因此每个存储器单元20可以直接连接到接地线(即，可以省略箝位晶体管)。由于不再存在箝位电路，所以同样可以省略电压感测电路504和多路复用器506，这进一步减小了存储器单元面积。这种方法永久性地防止了SEL，代价是增加了静态电流泄漏和降低了电路性能(因为在集成电路的整个操作中恒定地驱动n阱处于反向偏置模式降低了存储器单元上拉晶体管的驱动强度)。
如果需要，可以取决于预期的应用而在存储器的列或小块中实施上面所描述的选择性的n阱偏置方案。可以对图7的比较器电路的参考电压进行优化以减少由反向偏置步骤引起的任何CRAM泄漏增加的影响。此外，可以针对锁定关断来调整和优化响应于SEL而激活多路复用驱动器506的持续时间，并从而减小瞬态CRAM泄漏增加的影响。
迄今为止已经针对集成电路描述了实施例。本文中所描述的方法和装置可以被结合到任何适当的电路中。例如，它们可以被结合到许多类型的器件中，例如可编程逻辑器件、专用标准产品(ASSP)、和专用集成电路(ASIC)。可编程逻辑器件的示例包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑器件(CPLD)、以及现场可编程门阵列(FPGA)(仅试举几例)。
在本文中的一个或多个实施例中所描述的可编程逻辑器件可以是数据处理系统的部分，所述数据处理系统包括以下部件中的一个或多个：处理器；存储器；IO电路；以及外围设备。数据处理可用于广泛的应用中，例如计算机网络、数据网络、仪器仪表、视频处理、数字信号处理、或在其中可期望使用可编程或重新可编程逻辑的优点的任何适当的其它应用。可编程逻辑器件可以用于执行各种不同的逻辑功能。例如，可编程逻辑器件可以被配置为与系统处理器协同工作的处理器或控制器。可编程逻辑器件还可以用作用于对数据处理系统中的共享资源的存取进行仲裁的仲裁器。在又一个示例中，可编程逻辑器件可以被配置为处理器与系统中的其它部件中的一个部件之间的接口。在一个实施例中，可编程逻辑器件可以是ALTERA/INTEL Corporation拥有的器件系列中的一个。
以上描述仅仅用于说明本发明的原理，并且可以由本领域技术人员进行各种修改。可以单独地或者以任何组合方式实现上述实施例。