本实用新型大体上涉及半导体存储器及方法，且更特定地说，涉及与形成在存储器单元阵列上方的计算组件相关的设备及方法。
背景技术：
存储器装置通常被提供为计算系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如主机数据、错误数据等等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)等等。非易失性存储器可通过在未被供电时保留存储数据而提供永久性数据，且可包含：NAND快闪存储器；NOR快闪存储器；及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)；以及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等等。
计算系统常常包含数个处理资源(例如一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理资源可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述功能单元可用于通过对数据(例如一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR以及反转(例如反向)逻辑运算的逻辑运算而执行指令。例如，功能单元电路可用于经由数个逻辑运算而对操作数执行例如加法、减法、乘法及除法的算术运算。
在将指令提供到功能单元电路以供执行时可涉及计算系统中的数个组件。指令可例如由例如控制器及/或主机处理器的处理资源执行。数据(例如将被执行指令的操作数)可存储在可由功能单元电路存取的存储器阵列中。可从存储器阵列检索指令及数据，且可在功能单元电路开始对数据执行指令之前对指令及/或数据进行排序及/或缓冲。此外，因为可通过功能单元电路在一或多个时钟周期中执行不同类型的运算，所以还可对指令及数据的中间结果进行排序及/或缓冲。
在许多实例中，处理资源(例如处理器及/或关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。存储器内智能(IMI)装置中的处理性能可能会得到改善，所述装置也可被称为存储器内处理(PIM)装置，其中处理资源可在存储器内部及/或附近(例如直接在与存储器阵列是同一个的芯片上)被实施。IMI装置可缩减处理时间且还可节省功率。例如IMI装置的各种存储器装置的阵列及/或子阵列之间及之内的数据移动可影响处理时间及/或功率消耗。
技术实现要素：
在一个实施例中，本实用新型提供了一种设备，其包括：基底衬底材料；形成在所述基底衬底材料上方的存储器单元阵列，其中所述阵列包含包括第一半导体材料的多个存取晶体管；及形成在所述阵列上方并耦合到所述阵列的计算组件，其中所述计算组件包含包括第二半导体材料的多个计算晶体管。
在另一实施例中，本实用新型提供了一种设备，其包括：控制器；耦合到所述控制器的存储器阵列，其包括：多个存取晶体管，其形成在具有第一掺杂离子浓度的单晶硅基底衬底材料中；及存储元件阵列；计算组件，其包含包括具有第二掺杂离子浓度的非晶硅半导体材料的多个计算晶体管并耦合到所述阵列；及多个金属互连件，其将所述多个存取晶体管、所述阵列及所述计算组件互连，其中所述计算组件形成在所述阵列上方，其中所述第二浓度高于所述第一浓度，且其中所述控制器经配置以致使数据经由所述多个金属互连件而在所述多个存取晶体管、所述阵列及所述计算组件之间传输。
附图说明
图1是呈包含根据本实用新型的数个实施例的存储器装置的计算系统的形式的设备的框图。
图2是说明根据本实用新型的数个实施例的存储器装置的部分的横截面图的框图。
图3是说明根据本实用新型的数个实施例的存储器装置的部分的横截面图的示意图。
图4是说明根据本实用新型的数个实施例的包括分层存储器层的存储器装置的部分的横截面图的示意图。
图5是说明根据本实用新型的数个实施例的感测电路的示意图。
图6是说明根据本实用新型的数个实施例的由感测电路实施的可选逻辑运算结果的逻辑表。
具体实施方式
本实用新型包含与形成在存储器单元阵列上方的计算组件相关的设备及方法。实例设备包括基底衬底材料及形成在基底衬底材料上方的存储器单元阵列。阵列可包含包括第一半导体材料的多个存取晶体管。计算组件可形成在阵列上方并耦合到阵列。计算组件可包含包括第二半导体材料的多个计算晶体管。感测电路可形成在阵列上方并耦合到阵列，其中感测电路包括计算组件及耦合到计算组件的感测放大器。第二半导体材料相比于第一半导体材料可具有较高掺杂离子浓度。第二半导体材料相比于第一半导体材料具有较高掺杂离子浓度可作为针对低漏电流优化例如存取晶体管的晶体管的泄漏特性的部分而完成。
在一些方法中，存储器装置可包括形成在基底衬底材料上的存储器单元阵列。存储器装置可开始于基底衬底材料从底向上而形成。存取晶体管及感测电路可形成在基底衬底材料中。然而，形成存储器单元阵列可能需要若干加热周期。这些加热周期通过降低掺杂离子浓度来影响在加热周期之前形成的半导体组件中的掺杂离子浓度。
在为形成存储元件(例如存储器单元)所需要的加热周期之前形成的半导体材料中的掺杂离子可在加热周期期间移动，使得离子分散在衬底中，从而形成泄漏路径。因此，由于后续加热周期，被重掺杂为具有高掺杂离子浓度的半导体组件可能最终具有显著的泄漏路径。虽然较低掺杂离子浓度可能导致晶体管随着电阻增加而变慢，但是其也可能导致漏电流较低。用于存取晶体管(例如DRAM存取晶体管)的较低漏电流可增强DRAM数据保留时间。这些较低漏电流可帮助保护存储在耦合到存取晶体管的存储元件中的电荷以防从存储元件的阵列中泄漏。如果电荷泄漏，那么存储在存储元件中的数据值可随时间而变化。因此，可有益的是使基底衬底材料及存储器装置的存取晶体管具有低掺杂离子浓度。因此，形成在基底衬底材料中的存取晶体管可被形成为具有初始低掺杂离子浓度。
IMI装置可包括计算组件，其可包括用于对存储在阵列中的数据执行计算的多个计算晶体管。计算组件可受益于由具有较高掺杂离子浓度的半导体材料形成。将半导体材料掺杂到高掺杂离子浓度会导致半导体材料变成更好的电导体。作为更好的电导体，形成在具有高掺杂离子浓度的材料中的晶体管相比于例如形成在具有低掺杂离子浓度的半导体材料中的存取晶体管的其它半导体组件可较快地切换且具有较短切换时间。
因为计算组件可包括用于经由执行逻辑运算执行计算的晶体管(例如多个计算晶体管)，所以可有益的是形成具有高掺杂离子浓度的计算组件的晶体管。具有高掺杂离子浓度的半导体材料可具有高漏电流。如果除计算组件之外的例如存取晶体管的组件具有高漏电流，那么可缩短那些组件的存储器单元保留时间。如本文中所使用，“存储器单元保留时间”是指存储器单元能够保持可对应于数据的电荷使得当读取(例如由感测放大器)存储器单元时正确地解释数据的时间。因为计算组件的晶体管不用于数据存储，所以较高漏电流并不是问题，反而由于切换时间较短而有益。在包含存储元件形成在彼此上方(例如分层)的存储元件阵列的IMI装置中，加热周期可增加形成在存储元件之前的半导体组件的掺杂离子的分散，从而进一步激化了用于逻辑晶体管的快速开关晶体管与用于存储(例如DRAM存储)的低泄漏晶体管之间的折衷。
本实用新型的至少一个实施例可包含作为多层存储器装置的存储器装置。在多种半导体材料形成在彼此之上(例如分层形成)的多层存储器装置中，形成在其它半导体材料(例如上层)之前(例如下层)的半导体材料相比于其它半导体材料(例如上层)可经受较多加热周期。掺杂浓度降低可能会负面地影响计算晶体管的性能，且因此影响IMI装置的性能。因此，可有益的是在形成下层之后形成具有高掺杂离子浓度的半导体材料(例如作为最上层)，使得可维持最上层中的高掺杂离子浓度。因此，可有益的是在已形成存储元件阵列之后形成计算组件。
通过在形成于存储元件阵列上方的半导体材料中形成计算电路，半导体材料中的计算组件不会经受来自形成存储元件阵列的加热周期。因此，可实现对半导体材料中的掺杂离子浓度的较大程度的控制，使得可维持半导体材料的掺杂离子浓度。
在本实用新型的以下详细描述中，参考形成本实用新型的一部分且通过说明而展示本实用新型的一或多个实施例可如何被实践的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本实用新型的实施例，且应理解，在不脱离本实用新型的范围的情况下，可利用其它实施例且可做出工艺、电及/或结构变化。如本文中所使用，尤其关于图式中的参考数字的例如“n”的标示符指示可包含如此标示的数个特定特征。如本文中所使用，“数个”特定事物是指一或多个此类事物(例如，数个存储器阵列可指一或多个存储器阵列)。“多个”旨在是指此类事物中的多于一个事物。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。例如，215可参考图2中的元件“15”，且类似元件可在图3中被表示为315。应了解，本文中在各种实施例中所展示的元件可被添加、交换及/或消除以便提供本实用新型的数个额外实施例。另外，应了解，在图中提供的元件的比例及相对尺度旨在说明本实用新型的某些实施例，且不应被视为限制性意义。
图1是呈包含根据本实用新型的数个实施例的存储器装置102的计算系统100的形式的设备的框图。如本文中所使用，存储器装置102、控制器103、存储器阵列110及/或感测电路106也可被单独地视为“设备”。
系统100包含耦合(例如连接)到存储器装置102的主机101，存储器装置102包含存储器阵列110。主机101可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机101可包含系统母板及/或背板且可包含数个处理资源(例如一或多个处理器、微处理器或某种其它类型的控制电路)。系统100可包含单独集成电路，或主机101及存储器装置102两者可在同一个集成电路上。系统100可为例如服务器系统及/或高性能计算(HPC)系统及/或其部分。虽然图1所展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但是本实用新型的实施例可以可不包含常常与冯·诺依曼架构相关联的一或多个组件(例如CPU、ALU等等)的非冯·诺依曼架构予以实施。
出于清楚起见，系统100已被简化以集中于与本实用新型特定地相关的特征。存储器阵列110可为混合存储器立方体(HMC)，例如存储器内处理随机存取存储器(PIMRAM)阵列的计算存储器，其可包含例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列中的一或多者。存储器阵列110可包括被布置成通过在本文中可被称为字线或选择线的存取线而耦合的行及通过在本文中可被称为位线、数据线或感测线的数字线而耦合的列的存储器单元。虽然在图1中展示单一存储器阵列110，但是实施例并不受到如此限制。例如，存储器装置102可包含数个存储器阵列110(例如数组DRAM单元、NAND快闪单元等等)。
存储器装置102可包含地址电路104以锁存在输入/输出“I/O”总线172(例如数据总线及/或地址总线)上提供通过I/O电路109(例如经由局部I/O线及全局I/O线提供给外部ALU电路及DRAM DQ)的数据的地址信号。通过地址电路104接收地址信号且由行解码器105及列解码器107解码地址信号以存取存储器阵列110。可通过使用感测电路106感测数字线上的电压及/或电流变化而从存储器阵列110读取数据。感测电路106可从存储器阵列110读取及锁存一页(例如行)数据。I/O电路109可用于在I/O总线172上与主机101进行双向数据通信。在数个实施例中，感测电路106可包含数个感测放大器及相应数目个计算组件，如本文中将进一步所讨论。写入电路108可用于将数据写入到存储器阵列110。
控制器103(例如存储器控制器)解码由控制总线170从主机101提供的信号。这些信号可包含用于控制对存储器阵列110执行的操作的芯片启用信号、写入启用信号及地址锁存信号，所述操作包含数据读取、数据写入及数据擦除操作。在各种实施例中，控制器103负责执行来自主机101的指令且将对存储器阵列130的存取排序。控制器103可为状态机、排序器或某种其它类型的控制器，且包含呈专用集成电路(ASIC)的形式的硬件及/或固件(例如微代码指令)。根据本文中所描述的实施例，控制器103可控制例如结合数据移位的时钟信号的产生及时钟信号到感测电路中的计算组件的施加。
在数个实施例中，感测电路106可包括感测放大器及计算组件。计算组件在本文中也可被称为累加器，且可用于执行逻辑运算(例如对与一对互补数字线相关联的数据)。计算组件可包括多个晶体管，其可被称为计算晶体管。根据各种实施例，计算组件包括第一存储位置及第二存储位置。感测组件的第一及第二存储位置可用作移位寄存器的级。例如，可将时钟信号施加到感测组件以将数据值在第一及第二存储位置之间移动，并将数据在相邻感测组件之间移位。
在数个实施例中，感测电路106可用于使用存储在存储器阵列110中的数据作为输入来执行逻辑运算，及/或将逻辑运算的结果存储回到存储器阵列110而不经由数字线地址存取来传送数据(例如不触发列解码信号)。因而，可使用感测电路106且在感测电路106内执行各种计算功能，而非(或结合)由在感测电路106外部的处理资源(例如由与主机101相关联的处理资源及/或位于装置102上(例如，位于控制电路103上或别处)的其它处理电路，例如ALU电路)执行各种计算功能。
在各种先前方法中，例如，与操作数相关联的数据将经由感测电路而从存储器读取且经由I/O线(例如经由局部I/O线及/或全局I/O线)而提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数执行计算功能，且结果将经由I/O线而传送回到所述阵列。相比之下，在本实用新型的数个实施例中，感测电路106经配置以对存储在存储器阵列110中的数据执行逻辑运算且在不启用耦合到感测电路106的I/O线(例如局部I/O线)的情况下将结果存储回到存储器阵列110。
因而，在数个实施例中，因为感测电路106可在不使用外部处理资源的情况下执行适当逻辑运算以执行计算功能，所以不需要在存储器阵列110及感测电路106外部的电路来执行此类计算功能。因此，感测电路106可用于至少在一定程度上补充及/或替换此类外部处理资源(或至少此类外部处理资源的带宽消耗)。
然而，在数个实施例中，感测电路106可用于执行除由外部处理资源(例如主机101)执行的逻辑运算之外的逻辑运算(例如执行指令)。例如，主机101及/或感测电路106可限于仅执行某些逻辑运算及/或某数目个逻辑运算。
在数个实施例中，感测电路106可与阵列的一对互补感测线以相同间距而形成。例如，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。作为实例，一对互补存储器单元可具有间距是6F2(例如3F×2F)的单元大小。如果用于互补存储器单元的一对互补感测线的间距是3F，那么在间距上的感测电路指示感测电路(例如每相应对互补感测线的感测放大器及对应计算组件)被形成为配合在互补感测线的3F间距内。
启用I/O线可包含启用(例如接通)具有耦合到解码信号(例如列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例并不限于使用感测电路(例如感测电路106)执行逻辑运算而不启用存储器阵列110的列解码线。无论局部I/O线是否结合经由感测电路106执行逻辑运算而使用，局部I/O线都可被启用以便将结果传送到除传送回到存储器阵列110之外的合适位置(例如外部寄存器)。
图2是说明根据本实用新型的数个实施例的存储器装置202的部分的横截面图的框图。仅出于说明目的，使用一组轴211来展示多层存储器装置202的部分的横截面图的定向。x方向遵循页面的宽度，且z方向遵循页面的长度。y方向(未展示)进出页面。存储器装置202可类似于图1所说明的存储器装置102。在图2的实施例中，存储器装置202是多层存储器装置。存储器装置202可包括基底衬底材料215、形成在基底衬底材料215上方的第一半导体材料262，及形成在第一半导体材料262上方的第二半导体材料264。基底衬底材料215可为单晶硅基底衬底。第一半导体材料262可为非晶硅第一半导体材料。第二半导体材料264可为非晶硅第二半导体材料。虽然图2展示了两种半导体材料—第一半导体材料262及第二半导体材料264，但是可在基底衬底材料215上方形成任何数目种半导体材料。例如，可在第二半导体材料264上方形成第三半导体材料(未展示)，可在第三半导体材料上方形成第四半导体材料(未展示)，以此类推。
多个存取晶体管可形成在基底衬底材料215中或形成在基底衬底材料215上方，使得多个存取晶体管包括第一半导体材料262。多个存取晶体管可耦合到形成在基底衬底材料215上方的存储元件阵列。在根据本实用新型的至少一个实施例中，存储元件阵列可包含多个存取晶体管，其直接耦合到存储元件，使得存储元件及多个存取晶体管一起包括存储器单元阵列(例如DRAM阵列)。图3及4中说明根据本实用新型的存储器单元阵列的实例。
可在存储元件阵列上方形成可包括多个计算晶体管的计算组件(未展示)，使得多个计算晶体管包括第二半导体材料264。存储器装置202可包括多个金属互连件(未展示)，其将多个存取晶体管、存储元件阵列及计算组件互连。
在根据本实用新型的至少一个实施例中，感测电路的第一部分(例如感测放大器)可形成在基底衬底材料215中，且感测电路的第二部分(例如计算组件的至少一部分)可形成在存储元件阵列上方。例如，多个感测放大器可形成在基底衬底材料215中作为感测电路的第一部分的部分，且包括第二半导体材料264的计算组件的多个计算晶体管可形成在存储元件阵列上方作为感测电路的第二部分的部分。
相比于第一半导体材料262或基底衬底材料215，可将第二半导体材料264掺杂到较高掺杂浓度。较高掺杂离子浓度可减低漏电流。如上文所讨论，因为存储器单元保留时间可减少，所以高漏电流可阻碍存储器阵列的性能。然而，较低掺杂离子浓度可对应于较短刷新间隔。例如，由具有低掺杂离子浓度的第二半导体材料264形成的计算晶体管相比于由具有高掺杂离子浓度的第一半导体材料262或基底衬底材料215形成的存取晶体管可具有较短刷新间隔。较快切换可随较短刷新周期时间而变。具有短刷新间隔的存取晶体管可不利于存储器阵列的性能。
图3是说明根据本实用新型的数个实施例的存储器装置302的部分的横截面图的示意图。仅出于说明目的，使用一组轴311来展示存储器阵列310的横截面图的定向。x方向遵循页面的宽度，且z方向遵循页面的长度。y方向(未展示)进出页面。存储器装置302可类似于图1所说明的存储器装置102。存储器阵列310可类似于图1所说明的存储器阵列110。基底衬底材料315可类似于图2所说明的基底衬底材料215。
图3说明了包括双晶体管单电容器(2T-1C)存储器单元的存储器单元阵列的部分。具体地说，说明了一对相邻存储器单元312及312a。方框313划分存储器单元312的近似边界。存储器单元312及312a可彼此基本上相同，其中术语“基本上相同”意味着存储器单元在合理的制造及测量公差内相同。
存储器单元阵列的所说明部分是由基底衬底材料315支撑。基底衬底材料315可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底衬底材料315可被称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，所述半导电材料包含但不限于例如半导电晶片(单独地或以包括其它材料的组合件的方式)的块状半导电材料及半导电材料层(单独地或以包括其它材料的组合件的方式)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些实施例中，基底衬底材料315可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如难熔金属材料、阻隔材料、扩散材料、绝缘体材料等等中的一或多者。
基底衬底材料315被展示为与存储器阵列310的组件隔开以指示其它电路或组件可位于存储器单元312及312a与基底衬底材料315之间。例如，可在图3所说明的存储器单元312及312a与基底衬底材料315之间形成额外多对存储器单元312及312a。虽然图3说明了可类似于图1所说明的感测电路106的感测电路306位于存储器阵列310上方，但是感测电路306的部分可形成在存储器单元312及312a与基底衬底材料315之间。例如，感测电路306的感测放大器380及380a可形成在基底衬底材料315中，使得不具有感测放大器380及380a的计算组件382及382a位于存储器阵列310上方。虽然图3说明了计算组件382及382a位于存储器阵列310上方，但是计算组件382及382a的部分(例如图5所说明的锁存器591)可形成在存储器单元312及312a与基底衬底材料315之间。层间绝缘膜317可介于基底衬底材料315与存储器阵列310之间。绝缘膜317可包括任何合适电绝缘材料或绝缘材料组合，包含例如二氧化硅、氮化硅等等。
在所说明的实施例中，绝缘膜317具有基本上平坦的上表面，且比较数字线(例如位线(BL))BL-1、BL-2、BL-1a及BL-2a安置在此类上表面上且彼此平行。术语“基本上平坦的”意味着在合理的制造及测量公差内是平坦的。
存储器单元312包括一对互补数字线BL-1及BL-2，且包括分别在数字线BL-1及BL-2上方的晶体管T1及T2。类似地，存储器单元312a包括一对互补数字线BL-1a及BL-2a，且包括晶体管T1a及T2a。所述对互补数字线BL-1及BL-2可耦合到感测电路306。感测电路306可形成在存储器单元312及312a上方。类似地，所述对互补数字线BL-1a及BL-2a可耦合到感测电路306。
如图3所说明，存储器单元312的互补对数字线BL-1及BL-2相对于彼此横向地位移，且类似地，晶体管T1及T2相对于彼此横向地位移。晶体管T1及T2被展示为彼此处于共同水平平面中(即，彼此水平地对准)，但是在其它实施例中可相对于彼此垂直地偏移。
晶体管T1及T2包括栅极314及316；且类似地，晶体管T1a及T2a包括栅极314a及316a。存储器单元312及312a在存储器阵列内彼此处于共同行中，且因此字线(WL)延伸跨越所有晶体管T1、T1a、T2及T2a，且包括晶体管的栅极。字线及数字线可包括任何合适导电材料，包含例如各种金属(例如钨、钛等等)、含金属组成物(例如金属氮化物、金属碳化物、金属硅化物等等)、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等等)等等中的一或多者。字线及数字线可包括彼此相同的组成物，或可包括相对于彼此不同的组成物。
半导体柱318及320从互补数字线BL-1及BL-2向上延伸。类似地，半导体柱318a及320a从互补数字线BL-1a及BL-2a向上延伸。半导体柱318、320、318a及320a可包括任何合适半导体材料，包含例如硅及锗中的一或两者。
半导体柱318、320、318a及320a可包括第一半导体材料。第一半导体材料可类似于图2所说明的第一半导体材料262。可将第一半导体材料掺杂到第一掺杂离子浓度。第一浓度可使得晶体管T1、T2、T1a及T2a具有低漏电流。低漏电流可改善数据保留，这是因为存储在电容器338及338a上的电荷可能不会通过对应晶体管T1、T2、T1a及T2a而从电容器338及338a中泄漏。可将可形成计算组件382及382a或感测电路306的第二半导体材料掺杂到第二掺杂离子浓度。第二浓度可高于或低于第一浓度。
晶体管栅极314通过栅极电介质材料322而与半导体柱318隔开，且晶体管栅极316通过栅极电介质材料324而与半导体柱320隔开。栅极电介质材料322及324可包括任何合适组成物或组成物组合，包含例如二氧化硅、氮化硅、高K电介质材料、铁电材料等等。晶体管T1a及T2a内的栅极电介质材料322a及324a可类似于栅极电介质材料322及324。
晶体管T1包括在半导体柱318内的沟道区域326，且包括在沟道区域的相对侧上的源极/漏极区域328及330。源极/漏极区域328及330以及沟道区域326可被掺杂有任何合适掺杂离子。在一些实施例中，源极/漏极区域328及330可为n型多数掺杂的，且在其它实施例中可为p型多数掺杂的。
晶体管T2包括在半导体柱320内的沟道区域332，且包括在沟道区域332的相对侧上的源极/漏极区域334及336。在一些实施例中，源极/漏极区域334及336可为n型多数掺杂的，且在其它实施例中可为p型多数掺杂的。在一些实施例中，源极/漏极区域328及330可分别被称为第一及第二源极/漏极区域；且源极/漏极区域334及336可分别被称为第三及第四源极/漏极区域。
晶体管T1a及T2a包括源极/漏极区域328a、330a、334a及336a以及沟道区域326a及332a，这些区域可类似于参考晶体管T1及T2所描述的那些区域。
如图3所展示，感测电路306可包括经由金属互连件368而耦合到所述对互补数字线BL-1及BL-2的感测放大器380及经由金属互连件368a而耦合到所述对互补数字线BL-1a及BL-2a的感测放大器380a。感测放大器380及380a可分别耦合到计算组件382及382a。计算组件382及382a可为元件的离散集合。例如，计算组件382及382a可包括多个计算晶体管(其可被称为“布尔逻辑”)、累加器存储位置及移位存储位置。多个计算晶体管可包括第二半导体材料。第二半导体材料可类似于图2所说明的第二半导体材料264。可将第二半导体材料掺杂到第二掺杂离子浓度。虽然在图3中未说明，但是计算组件382及382a可包括可选逻辑运算选择逻辑。
在一些实施例中，计算组件382及382a可耦合到另一计算组件，使得可将数据值(例如位)从一个计算组件移动(例如移位)到另一计算组件。将数据值在一个计算组件与另一计算组件之间移位可同步地完成，使得随着计算组件将其数据值传递给又一计算组件，计算组件从另一计算组件接收数据值。在一些实施例中，在计算组件382及382a中的数据移位可促进例如两个操作数的乘法、加法等等的各种处理功能。
存储器单元312包括电容器338，其相对于晶体管T1及T2垂直地位移，且如图3所说明，位于晶体管T1及T2上方。电容器338可为存储元件。电容器338包括外部节点(或第一节点)340、内部节点(或第二节点)342，及在外部节点340与内部节点342之间的电容器电介质材料344。在图3的实施例中，外部节点340是容器形状的，且内部节点342及电容器电介质材料344延伸到容器形状的外部节点340中。在一些实施例中，外部节点340可具有不同配置(例如平坦配置)。
外部节点340及内部节点342可包括任何合适导电组成物或导电组成物组合，包含例如各种金属(例如钨、钛等等)、含金属材料(例如金属氮化物、金属硅化物、金属碳化物等等)、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等等)等等中的一或多者。在一些实施例中，外部节点340及内部节点342可包括彼此相同的组成物，且在其它实施例中可包括彼此不同的组成物。
电容器电介质材料344可包括任何合适组成物或组成物组合。在一些实施例中，电容器电介质材料可包括非铁电材料，且可例如由二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等等中的一或多者组成。在一些实施例中，电容器电介质材料可包括铁电材料。例如，电容器电介质材料可包括以下一或多种材料、基本上由以下一或多种材料组成或由以下一或多种材料组成：所述一或多种材料是选自由过渡金属氧化物、锆、氧化锆、铪、氧化铪、钛酸铅锆、氧化钽及钛酸锶钡组成的群；且其中具有掺杂剂，所述掺杂剂包括硅、铝、镧、钇、铒、钙、镁、铌、锶及稀土元素中的一或多者。
如图3所说明，外部电极340与晶体管T1的第一源极/漏极区域328电耦合，且内部电极342与晶体管T2的第三源极/漏极区域334电耦合。晶体管T1的第二源极/漏极区域330与互补数字线BL-1电耦合，且晶体管T2的第四源极/漏极区域336与互补数字线BL-2电耦合。电容器338与晶体管T1及T2以及互补数字线BL-1及BL-2一起形成2T-1C存储器单元。内部电极342被展示为具有单一均质组成物，其从容器形状的外部电极340内部延伸到容器形状的外部电极340外部并与源极/漏极区域334电接触。在一些实施例中，容器形状的外部电极340外部的内部电极342的所说明部分中的至少一些可被导电互连件替换，所述导电互连件可具有或可不具有与内部电极342相同的组成物。
存储器单元312a包括电容器338a，其可类似于存储器单元312的电容器338(其中电容器338a包括第一节点340a、第二节点342a及电容器电介质材料344a)，且还包括2T-1C存储器单元。
绝缘材料348被展示为围绕存储器单元312及312a的各种组件。此类绝缘材料可包括任何合适组成物或组成物组合；包含例如二氧化硅、氮化硅、硼磷硅酸盐玻璃、旋涂电介质等等中的一或多者。虽然绝缘材料348被展示为单一均质材料，但是在其它实施例中，绝缘材料可包含两种或多于两种离散绝缘组成物。
虽然在图3中未说明，但是图3所说明的实施例可包含直接耦合到感测电路306的全局金属互连件及焊盘。将全局金属互连件及焊盘直接耦合到感测电路306的益处是可缩减存储器阵列310与耦合到存储器阵列310的其它装置或组件之间的界面上的电阻性及电容性负载(例如将数据传输到存储器阵列310及从存储器阵列310传输数据)。电阻性及电容性负载的缩减可为感测电路与全局金属互连件及焊盘之间的距离较短的结果。
例如图1所说明的控制器103的控制器可例如经由全局金属互连件及焊盘(未展示)而耦合到存储器阵列310及感测电路306。虽然在图3中未说明，但是在感测放大器380及380a位于存储器装置302中的别处(例如形成在基底衬底材料315中)的实施例中，控制器可例如经由全局金属互连件及焊盘(未展示)而耦合到存储器阵列310以及计算组件382及382a且经由金属互连件368及368a而耦合到感测放大器380及380a。控制器可经配置以致使数据经由金属互连件368及368a而在存储器单元312及312a、感测电路306及全局金属互连件及焊盘之间传输。
控制器可直接耦合到全局金属互连件及焊盘(未展示)，使得控制器形成在多层存储器装置的最上半导体材料上方。最小化控制器与计算晶体管之间的距离可增强计算组件的益处，所述计算组件包括形成在具有较低掺杂离子浓度的半导体材料上方的具有较低掺杂离子浓度的半导体材料。
图4是说明根据本实用新型的数个实施例的包括分层存储器层452及454的存储器装置的部分的横截面图的示意图。存储器装置402可类似于图1所说明的存储器装置102。存储器阵列410可类似于图1所说明的存储器阵列110。基底衬底材料415可类似于图2所说明的基底衬底材料215。感测电路406可类似于图3所说明的感测电路306。感测放大器480及480a、计算组件482及482a以及金属互连件468及468a可分别类似于图3所说明的感测放大器380及380a、计算组件382及382a以及金属互连件368及368a。
图4说明了呈分层存储器阵列层的形式的存储器单元阵列。仅出于说明目的，使用一组轴411来展示存储器装置402的横截面图的定向。x方向遵循页面的宽度，且z方向遵循页面的长度。y方向(未展示)进出页面。第二存储器阵列层454形成在第一存储器阵列层452上。第一存储器阵列层452包括存储器单元412及412a，其可类似于图3所说明的存储器单元312及312a。第二存储器阵列层454包括存储器单元412b及412c，其类似于存储器单元412及412a，只是存储器单元412b及412c相对于存储器单元412及412a反转除外。存储器单元412b包括第一晶体管T1b及第二晶体管T2b，且存储器单元412c包括第一晶体管T1c及第二晶体管T2c。存储器单元412b及412c分别包括电容器438b及438c。延伸跨越存储器单元412及412a的字线被标记为第一字线WL1，且延伸跨越存储器单元412b及412c的字线被标记为第二字线WL2。
互补数字线BL-1及BL-2可耦合到形成在存储器单元412b及412c上方的感测电路406。虽然图4说明了感测电路406位于存储器阵列410上方，但是感测电路406的部分可形成在存储器单元412及412a与基底衬底材料415之间。例如，感测电路406的感测放大器480及480a可形成在基底衬底材料415中，使得不具有感测放大器480及480a的计算组件482及482a位于存储器阵列410上方。虽然图4说明了计算组件482及482a位于存储器阵列410上方，但是计算组件482及482a的部分(例如图5所说明的锁存器591)可形成在存储器单元412、412a、412b及412c与基底衬底材料415之间。互补数字线BL-1a及BL-2a可耦合到感测电路406。如图4所展示，感测电路可包括经由金属互连件468而耦合到互补数字线BL-1的感测放大器480及经由金属互连件468a而耦合到互补数字线BL-1a及BL-2a的感测放大器480a。感测放大器480及480a可分别耦合到计算组件482及482a。计算组件482及482a可为元件的离散集合。例如，计算组件482及482a可包括多个计算晶体管(其可被称为“布尔逻辑”)、累加器存储位置及移位存储位置。多个计算晶体管可包括第二半导体材料。第二半导体材料可类似于图2所说明的第二半导体材料264。可将第二半导体材料掺杂到第二掺杂离子浓度。如上文所讨论，因为感测组件的多个计算晶体管形成在存储器单元412、412a、412b及412c上及之后，所以可将多个计算晶体管形成为具有对应于较快操作的高掺杂浓度，而不需要担心后续加热周期将导致掺杂浓度减低。
晶体管T1、T2、T1a、T2a、T1b、T2b、T1c及T2c可包括第一半导体材料。第一半导体材料可类似于图2所说明的第一半导体材料262。可将第一半导体材料掺杂到第一掺杂浓度。第一掺杂浓度可使得晶体管T1、T2、T1a、T2a、T1b、T2b、T1c及T2c具有低漏电流。低漏电流可改善数据保留，这是因为存储在电容器438、438a、438b及438c上的电荷不会通过对应于晶体管T1、T2、T1a、T2a、T1b、T2b、T1c及T2c的电容器438及438a而泄漏。
基底衬底材料415被展示为与存储器装置402的组件隔开以指示其它电路或组件可位于存储器单元412、412a、412b及412c与基底衬底材料415之间。例如，可在图4所说明的存储器单元412、412a、412b及412c与基底衬底材料415之间形成额外多组存储器单元412、412a、412b及412c。
在一些实施例中，穿过互补数字线BL-1、BL-2、BL-1a及BL-2a的轴453可被认为界定镜平面，且存储器单元412b及412c可被认为分别是跨越镜平面的存储器单元412及412a的基本上镜像。术语“基本上镜像”用于指示所指示的单元在合理的制造及测量公差内可为彼此的镜像。
在一些实施例中，图3的配置可被认为包括在4F2架构内的存储器单元，且图4的配置可被认为包括在8F2架构内的存储器单元。
虽然在图4中未说明，但是图4所说明的实施例可包含直接耦合到感测电路406的全局金属互连件及焊盘。将全局金属互连件及焊盘直接耦合到感测电路406的益处是可缩减存储器阵列410与存储器装置402的其它组件之间的界面上的电阻性及电容性负载(例如将数据传输到存储器阵列410及从存储器阵列410传输数据)。电阻性及电容性负载的缩减可为感测电路406与全局金属互连件及焊盘之间距离较短的结果。虽然在图4中未说明，但是计算组件482及482a可包括可选逻辑运算选择逻辑。
例如图1所说明的控制器103的控制器可例如经由全局金属互连件及焊盘(未展示)而耦合到存储器阵列410及感测电路406。虽然在图4中未说明，但是在感测放大器480及480a位于存储器装置402中的别处(例如形成在基底衬底材料415中)的实施例中，控制器可例如经由全局金属互连件及焊盘(未展示)而耦合到存储器阵列410以及计算组件482及482a且经由金属互连件468及468a而耦合到感测放大器480及480a。控制器可经配置以致使数据经由金属互连件468及468a而在存储器单元412、412a、412b及412c、感测电路406及全局金属互连件及焊盘之间传输。
控制器可直接耦合到全局金属互连件及焊盘(未展示)，使得控制器形成在多层存储器装置的最上半导体材料上方。最小化控制器与计算晶体管之间的距离可增强计算组件的益处，所述计算组件包括形成在具有较低掺杂离子浓度的半导体材料上方的具有较低掺杂离子浓度的半导体材料。
根据本实用新型的至少一个实施例可包含在基底衬底材料上方形成存储元件阵列。可在存储元件阵列上方形成半导体材料。形成半导体材料可包括在存储元件阵列上方形成非晶硅。可将半导体材料掺杂到特定掺杂离子浓度。可在与形成存储元件阵列相关联的所有加热周期之后掺杂半导体材料。可在半导体材料中形成感测电路。在形成存储元件阵列之前，可在基底衬底材料中形成多个存取晶体管。特定掺杂离子浓度可高于基底衬底材料的掺杂离子浓度。可在感测电路上方形成全局金属互连件及焊盘。
图5是说明根据本实用新型的数个实施例的感测电路506的示意图。感测电路506可类似于图1所说明的感测电路106。感测电路506可包含：感测放大器580，其可类似于图3所说明的感测放大器380及380a；及计算组件582，其可类似于图3所说明的计算组件382及382a。计算组件582可包括多个计算晶体管。图5展示了耦合到一对互补数字线BL-1及BL-2(其可类似于图3及4所说明的所述对互补数字线BL-1及BL-2以及BL-1a及BL-2a)的感测放大器580。计算组件582经由传递晶体管570-1及570-2而耦合到感测放大器580。传递晶体管570-1及570-2的栅极可由逻辑运算选择逻辑信号PASS控制，逻辑运算选择逻辑信号PASS可从逻辑运算选择逻辑572输出。图5展示了被标记为“A”的计算组件582及被标记为“B”的感测放大器580，以指示存储在计算组件582中的数据值是“A”数据值且存储在感测放大器580中的数据值是“B”数据值，关于图6所说明的逻辑表中展示了所述数据值。
可选逻辑运算选择逻辑572包含交换晶体管576以及用于驱动交换晶体管576的逻辑。逻辑运算选择逻辑572包含四个逻辑选择晶体管：耦合在交换晶体管576的栅极与TF信号控制线之间的逻辑选择晶体管590、耦合在传递晶体管570-1及570-2的栅极与TT信号控制线之间的逻辑选择晶体管592、耦合在传递晶体管570-1及570-2的栅极与FT信号控制线之间的逻辑选择晶体管594，及耦合在交换晶体管576的栅极与FF信号控制线之间的逻辑选择晶体管596。逻辑选择晶体管590及592的栅极通过隔离晶体管574-1(其栅极耦合到ISO信号控制线)而耦合到真实数字线BL-1。逻辑选择晶体管594及596的栅极通过隔离晶体管574-2(其栅极也耦合到ISO信号控制线)而耦合到互补数字线BL-2。
计算组件582的多个计算晶体管可包含但不限于逻辑选择晶体管590、592、594及596。即，逻辑选择晶体管590、592、594及596是多个计算晶体管的子集。如图6所说明，逻辑选择控制信号可被施加到逻辑选择晶体管590、592、594及596以执行特定逻辑运算。因此，逻辑选择晶体管590、592、594及596可包括半导体材料(例如图2所说明的第二半导体材料264)，其是在与形成存储元件相关联的处理步骤(例如加热周期)之后形成。结果，当将半导体材料掺杂到特定掺杂离子浓度时，可维持特定浓度。特定浓度可高于IMI装置的其它半导体材料的浓度。结果，可将逻辑选择晶体管590、592、594及596掺杂到高掺杂离子浓度，使得逻辑选择晶体管590、592、594及596具有对应于IMI装置的较快操作的短切换时间。
逻辑选择晶体管590及596的操作是基于在ISO信号被激活/去激活时TF及FF选择信号的状态以及相应互补数字线上的数据值。逻辑选择晶体管590及596还以控制交换晶体管576的方式而操作。例如，为了打开(例如接通)交换晶体管576，TF控制信号被激活(例如高)，其中真实数字线BL-1上的数据值是“1”，或FF控制信号被激活(例如高)，其中互补数字线BL-2上的数据值是“1”。如果相应控制信号或对应数字线(例如特定逻辑选择晶体管的栅极所耦合到的数字线)上的数据值不为高，那么交换晶体管576将不会被打开，尽管特定逻辑选择晶体管590及596传导也一样。
PASS*控制信号不一定与PASS控制信号互补。有可能使PASS及PASS*控制信号同时被激活或同时被去激活。然而，PASS及PASS*控制信号的同时激活会将所述对互补数字线BL-1及BL-2一起短路。图6所说明的逻辑表中概述了图5所说明的感测电路的逻辑运算结果。
感测放大器580可结合计算组件582而操作以使用来自阵列的数据作为输入来执行各种逻辑运算。在数个实施例中，可将逻辑运算的结果存储回到阵列而不经由数字线地址存取来传送数据(例如不触发列解码信号使得数据经由局部I/O线传送到在阵列外部的电路及感测电路)。因而，本实用新型的数个实施例可能够使用少于各种先前方法的电力执行逻辑运算及与其相关联的计算功能。另外，因为数个实施例可无需跨越I/O线传送数据以便执行计算功能(例如在存储器与离散处理器之间)，所以数个实施例相较于先前方法可实现增大的并行处理能力。
感测放大器580可进一步包含平衡电路，其可经配置以平衡所述对互补数字线BL-1及BL-2。在此实例中，平衡电路包括耦合在所述对互补数字线BL-1及BL-2之间的晶体管。平衡电路还包括各自具有耦合到平衡电压(例如VDD/2)的第一源极/漏极区域的晶体管，其中VDD是与阵列相关联的电源电压。晶体管的第二源极/漏极区域可耦合到数字线BL-1，且晶体管的第二源极/漏极区域可耦合到数字线BL-2。晶体管的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线。因而，激活EQ会启用晶体管，这有效地将所述对互补数字线BL-1及BL-2一起短路且短路到平衡电压(例如VDD/2)。
虽然图5展示了包括平衡电路的感测放大器580，但是实施例并不受到如此限制，且平衡电路可与感测放大器580离散地实施，以与图5所展示的配置不同的配置而实施，或根本不实施。
如图5所展示，计算组件582还可包括锁存器591。锁存器591可包括一对交叉耦合的p沟道晶体管(例如PMOS晶体管)，它们的相应源极耦合到电源电压(例如VDD)。锁存器591可包括一对交叉耦合的n沟道晶体管(例如NMOS晶体管)，它们的相应源极选择性地耦合到参考电压(例如接地)，使得锁存器591被连续地启用。计算组件582的配置并不限于图5所展示的配置。
图6是说明根据本实用新型的数个实施例的由感测电路(例如图5所展示的感测电路506)实施的可选逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如TF、TT、FT及FF)结合存在于互补数字线(例如图5所展示的所述对互补数字线BL-1及BL-2)上的特定数据值可用于选择多个逻辑运算中的一者来实施，这涉及存储在感测放大器580及计算组件582中的起始数据值。四个逻辑选择控制信号(例如TF、TT、FT及FF)结合存在于互补数字线上(例如节点S及S*上)的特定数据值控制传递晶体管570-1及570-2以及交换晶体管576，这又在触发之前/之后影响计算组件582及/或感测放大器580中的数据值。可选择地控制交换晶体管576的能力促进实施涉及反向数据值(例如反向操作数及/或反向结果)的逻辑运算等等。
图6所说明的逻辑表6-1展示了671处的列A中所展示的存储在计算组件582中的起始数据值及673处的列B中所展示的存储在感测放大器580中的起始数据值。逻辑表6-1中的其它三列标题是指传递晶体管570-1及570-2以及交换晶体管576的状态，所述传递晶体管及交换晶体管可分别被控制为打开或关闭，这取决于当ISO控制信号被断言时四个逻辑选择控制信号(例如TF、TT、FT及FF)的状态结合存在于所述对互补数字线BL-1及BL-2上的特定数据值。“未打开”列675对应于传递晶体管570-1及570-2以及交换晶体管576均处于非传导状态。“真正打开”列677对应于传递晶体管570-1及570-2处于传导状态。“反转打开”列679对应于交换晶体管576处于传导状态。逻辑表6-1中未反映对应于传递晶体管570-1及570-2以及交换晶体管576均处于传导状态的配置，这是因为这导致数字线一起短路。
经由对传递晶体管570-1及570-2以及交换晶体管576的选择性控制，逻辑表6-1上部的三列675、677及679中的每一者可与逻辑表6-1下部的三列675、677及679中的每一者组合以提供九(例如3×3)个不同结果组合，对应于九个不同逻辑运算，如681处所展示的各种连接路径所指示。逻辑表6-2中概述了可由感测电路506实施的九个不同可选逻辑运算。
逻辑表6-2的列展示了包含逻辑选择控制信号(例如FF、FT、TF及TT)的状态的标题683。例如，在行684中提供第一逻辑选择控制信号(例如FF)的状态，在行685中提供第二逻辑选择控制信号(例如FT)的状态，在行686中提供第三逻辑选择控制信号(例如TF)的状态，且在行687中提供第四逻辑选择控制信号(例如TT)的状态。行688中概述了对应于结果的特定逻辑运算。
应理解，当元件被称为在另一元件“上”、“连接到”另一元件或与另一元件“耦合”时，其可直接在另一元件上、直接连接到另一元件或与另一元件直接耦合或者可存在中介元件。相比之下，当元件被称为“直接在”另一元件上、“直接连接到”另一元件或与另一元件“直接耦合”时，不存在中介元件或层。
虽然已在本文中说明及描述特定实施例，但是所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本实用新型希望涵盖本实用新型的一或多个实施例的调适或变化。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在审阅上述描述后就将明白在本文中未具体描述的上述实施例的组合及其它实施例。本实用新型的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及权利要求书有权拥有的等效物的全范围确定本实用新型的一或多个实施例的范围。
在前述具体实施方式中，出于简化本实用新型的目的，将一些特征集中于单一实施例中。本实用新型的此方法不应被解释为反映本实用新型的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。而是，如所附权利要求书反映，本实用新型的主题在于少于单一所揭示实施例的所有特征。因此，特此将所附权利要求书并入具体实施方式中，其中每一权利要求独立地作为单独实施例。