用于控制字线及读出放大器的设备及方法与流程

高速存储器存取及减少的电力消耗为半导体装置所需求的特征。近年来，采用多核心处理器及同时执行多个应用程序的计算机系统已导致对用作主要存储器的存储器装置(例如，动态随机存取存储器(dram))的存取型式的空间局部性较低以及较随机的存取型式。dram的典型存取型式按顺序重复存储库激活、读取存取或写入存取及存储库预充电。当使用上文所提及的存取型式通过存储库交错而连续存取不同存储库时，对不同存储库的同时存储库激活可致使峰值电力消耗超过可接受阈值。为了避免此过多电力消耗，可限制将被同时存取的存储库数目(例如，最多四个)。然而，对将被存取的存储库数目的限制可使dram的存取效率降低。

已揭示用以减少激活/预充电电力消耗的一些技术。举例来说，库珀-巴利斯(cooper-balis)及雅各布(jacob)提出一种细粒度激活技术，所述细粒度激活技术使用附加等待时间及前置(posted)列地址选通(前置cas)命令来获取在存储库为作用时将存取的列地址。具有比包含列地址的普通字线短的长度的字线可仅利用对应读出放大器而被激活。以此方式，可减少在存储库为作用时的电力消耗。然而，细粒度激活技术可由于减小的数据带宽而诱发严重的性能或面积开销。张(zhang)等人揭示了一种半dram技术，所述半dram技术避免了数据带宽减小以解决库珀-巴利斯及雅各布的细粒度激活技术的问题。半dram技术通过利用“1rd-2hff”结构且通过充分利用子阵列层级并行性而实现具有全数据带宽的细粒度激活。

在另一实例中，dram的子字线驱动器可在列分段中呈交错布置。图1是实例性动态随机存取存储器(dram)中的列分段的示意图。一个块被划分成多个列分段，所述多个列分段可为矩阵mat0到mat7。子字线驱动器安置于相应矩阵之间且安置于块的上部侧及下部侧上。举例来说，图1展示其中将列地址y9及y8用作列分段的配置。每一块被划分成四个列分段，其中每一列分段包含两个矩阵且对应子字线被选择并被激活。由于子字线的较小间距，因此子字线驱动器布局包含具有为子字线的间距的两倍大的间距的子字线驱动器。如图1中所展示，通过使用y9及y8所选择的子字线选择范围可对应于一个列分段。举例来说，子字线选择范围可为分别安置于mat1与mat2之间、mat3与mat4之间以及mat5与mat6之间的子字线驱动器的两个行，以便保持每一子字线长度。然而，使子字线驱动器的两个行在每一块中位于三个位置处的此配置可增加芯片面积。

技术实现要素：

根据本发明的实施例的一种实例性装置可包含：子字线选择信号解码器，其可经配置以响应于行地址信号而将多个子字选择信号中的至少一者改变为经激活子字选择信号；列分段选择信号解码器，其可经配置以响应于列地址信号的一部分及行地址信号的一部分而将多个列分段信号中的至少一者改变为经激活列分段信号；列分段选择电路，其可经配置以响应于所述经激活列分段信号及所述经激活子字选择信号而将多个列-子字选择信号中的至少一者改变为经激活列-子字选择信号；及子字线驱动器，其可经配置以响应于经激活主要字线及所述经激活子字选择信号而将多个子字线中的至少一者改变为经激活子字线。

根据本发明的实施例的另一实例性设备可为多个存储库，所述多个存储库包含多个阵列，每一阵列包含多个块，每一块包含：主要字线驱动器，其可经配置以激活主要字线；多个子字线驱动器，所述多个子字线驱动器中的每一者可经配置以响应于所述经激活主要字线而激活子字线；多个矩阵，所述多个矩阵中的每一矩阵包含多个存储器单元且耦合到所述多个子字线驱动器的对应子字线；及多个读出放大器，其各自安置于所述多个矩阵中的对应矩阵的一侧处，且可经配置以将从由所述子字线选择的存储器单元读出到位线上的信号放大。所述多个子字线驱动器中的每一者与包含所述多个矩阵的一或多个邻近矩阵的列分段对应且所述多个子字线驱动器中的每一者可经配置以激活一或多个子字线来激活所述对应列分段中的所述一或多个邻近矩阵。

根据本发明的实施例，一种用于控制字线及读出放大器的实例性方法可包含：响应于主要字线而激活多个子字选择信号中的至少一者，所述主要字线对行地址信号做出响应；响应于列地址信号的一部分及所述行地址信号的一部分而激活多个列分段信号中的至少一者；及响应于所述经激活列分段信号及所述经激活子字选择信号而将多个子字线中的至少一者驱动到有效电平。

附图说明

图1是动态随机存取存储器(dram)中的列分段的示意图。

图2是根据本发明的实施例的包含存储器子系统的计算机系统的框图。

图3是根据本发明的实施例的图2的计算机系统的一部分的框图。

图4是根据本发明的实施例的存储器子系统中的存储器芯片的框图。

图5是根据本发明的实施例的图4的存储器芯片的布局图。

图6是根据本发明的实施例的图5的存储器芯片中的存储器阵列的框图。

图7是根据本发明的实施例的动态随机存取存储器(dram)中的列分段的示意图。

图8a是根据本发明的实施例的图6的列分段选择信号产生器电路中的列分段选择信号解码器的电路图。

图8b是根据本发明的实施例的图8a的列分段选择信号解码器的真值表。

图9a是根据本发明的实施例的子字线选择信号解码器的逻辑图。

图9b是根据本发明的实施例的图9a的子字线选择信号解码器的真值表。

图10是根据本发明的实施例的动态随机存取存储器(dram)中的列分段的电路图。

图11a是根据本发明的实施例的列解码器的电路图。

图11b是根据本发明的实施例的图11a中的列解码器电路的电路图。

图12a是根据本发明的实施例的块中的输入/输出线选择方案的框图。

图12b是根据本发明的实施例的块中的输入/输出线及选择电路的布局的示意图。

图13是根据本发明的实施例的模式寄存器的示意图。

图14是根据本发明的实施例的列分段选择信号产生器电路中的列分段选择信号解码器的电路图。

具体实施方式

下文将参考附图更详细地描述本发明的各种实施例。以下详细描述参考附图，所述附图以图解说明方式展示其中可实践本发明的特定方面及实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。

图2是根据本发明的实施例的包含存储器子系统的计算机系统的框图。计算机系统20包含多核心处理器21及存储器子系统22。多核心处理器21包含多个核心211(core_1、core_2、core_3…core_n)，其中n为自然数，所述自然数为多个核心211的数目。多个核心211为独立地读取及执行程序指令的处理电路。计算机系统20还包含输入/输出(i/o)控制电路212，所述i/o控制电路处置多核心处理器21与计算机系统20中的其它电路之间的通信信号。多核心处理器21还包含芯片上存储器213及存储器子系统控制块214。经由处理器内部总线215而提供多个核心211、i/o控制电路212、芯片上存储器213及存储器子系统控制块214之间的通信。多核心处理器21上的存储器子系统控制块214处置与存储器子系统22的通信，所述存储器子系统可在多核心处理器21外部。举例来说，存储器子系统控制块214可从多个核心211向存储器子系统22提供存取请求。存储器子系统控制块214将时钟信号、命令信号及地址信号提供到存储器子系统22。在通过将数据存储于存储器子系统22中而写入数据的同时，存储器子系统控制块214利用写入命令将写入数据提供到存储器子系统22。在从存储器子系统22读取所存储数据的同时，存储器子系统控制块214提供读取命令且从存储器子系统22接收数据。

在一个实施例中，存储器子系统22可具有存储器模块的配置，所述存储器模块包含同时操作的彼此平行安装的多个存储器芯片。举例来说，可包含八个存储器芯片，且每一存储器芯片可包含具有八位宽度的数据总线，因此存储器子系统22可具有六十四位宽度。多个存储器芯片可作为一个层被布置及安置于模块上，或可作为经堆叠层被安置。在一个实施例中，存储器子系统22可包含多个存储器模块。在一个实施例中，存储器芯片可为具有主要存储器的功能性的任何存储器。举例来说，存储器芯片可为动态随机存取存储器(dram)或非易失性随机存取存储器(ram)，例如铁电ram(feram)、自旋转移扭矩ram(stt-ram)、相变ram(pcram)、电阻改变ram(reram)等等。

图3是根据本发明的实施例的图2的计算机系统20的一部分的框图。特定来说，图3的框图图解说明可用作图2的存储器子系统控制块213的存储器子系统控制块213的架构。举例来说，存储器子系统控制块213可包含控制逻辑电路31、命令产生电路32、地址产生电路33、数据输出电路34及数据输入电路35。命令产生电路32可将命令信号提供到存储器子系统22。地址产生电路33可将地址信号提供到存储器子系统22。数据输出电路34可提供将被写入到存储器子系统22的数据，且数据输入电路35接收从存储器子系统22读取的数据。控制逻辑电路31独立地控制命令产生电路32、地址产生电路33、数据输出电路34及数据输入电路35。控制逻辑电路31包含用于控制存储器子系统22的状态机311、用于存储存取请求的存取队列312、用于控制数据存取次序的调度器313以及低电力随机存取模式选择电路314。控制逻辑电路31控制从如较早所描述的图2中的多个核心211到存储器子系统的存取请求。附加等待时间(al)设定电路315可设定附加等待时间，如稍后将详细地描述。存储器子系统22通过使用前置命令地址选通(cas)模式设定附加等待时间(al)而减少在执行自动预充电被启用的读取/写入命令时的电力消耗。

图4是根据本发明的实施例的存储器子系统中的存储器芯片的框图。存储器芯片40可为集成到单个半导体芯片中的dram或非易失性ram，然而，举例来说其它装置也可为本发明的存储器芯片40。存储器芯片40可安装于存储器模块衬底、母板等等(未展示)上。存储器芯片包含存储器单元阵列区域41及外围电路区域42。存储器单元阵列区域41包含存储器单元阵列43，所述存储器单元阵列包含多个存储库，每一存储库包含多个字线、多个位线及布置于多个字线与多个位线的相交点处的多个存储器单元。举例来说，多个存储库的数目可为八个，如图4中所展示。由多个列解码器44执行对位线的选择且由多个行解码器45执行对字线的选择。提供阵列控制电路46以用于选择存储器单元阵列43的存储库。

外围电路区域42包含时钟端子48、地址端子49、命令端子50及数据输入/输出(i/o)端子(dq)60。举例来说，数据i/o端子可处置八位数据通信。数据输入输出(i/o)缓冲器59耦合到数据输入/输出端子(dq)60以进行数据存取，例如存储器的读取存取及写入存取。数据i/o缓冲器59与存储器单元阵列43之间的数据存取可由读取/写入(rw)放大器57及并行串行转换电路58执行，所述并行串行转换电路在存储器单元阵列区域41及数据i/o端子60中的并行数据之间进行转换。因此，在rw放大器57与数据i/o缓冲器59之间传送数据。

地址端子49被供应有地址信号a15到a0及存储库地址信号ba0到ba2。存储库地址信号可用于在多个存储库当中选择存储库。存储库地址信号被提供到阵列控制电路46以用于经由存储库地址缓冲器56而选择存储库作为存储库选择信号。举例来说，存在三个存储库地址信号ba0到ba2，此允许在八个存储库当中选择一个存储库，如图4中所展示。在一个实施例中，可通过地址多路复用而在地址信号a15到a0上提供行地址及列地址。在不具有附加等待时间及前置cas模式的存储器芯片中，列地址的一部分(例如，图4中的y9及y8)可不被多路复用，且可与行地址同时单独地被供应。

命令端子50可包含用于接收互补cs信号的芯片选择(/cs)引脚501、用于接收ras信号的行地址选通(/ras)引脚502、用于接收cas信号的列地址选通(/cas)引脚503、用于接收we信号的写入启用(/we)引脚504等等。命令解码器51将来自命令端子50的命令信号解码以接收包含读取命令及写入命令等各种命令，且响应于所接收命令而向芯片控制电路52提供控制信号。

因此，当发布读取命令且行地址及列地址及时地被供应有所述读取命令时，从存储器单元阵列43中的由所述行地址及所述列地址指定的存储器单元读取读取数据。读取数据dq经由rw放大器57、并行串行转换电路58及数据i/o缓冲器59而从数据i/o端子60输出。类似地，写入数据dq经由数据i/o缓冲器59、并行串行转换电路58及rw放大器57而被供应到数据i/o端子60、供应到存储器单元阵列43并且当发布写入命令且行地址及列地址及时地被供应有所述写入命令时，所述写入数据被写入到由所述行地址及所述列地址指定的存储器单元。

时钟端子48包含时钟引脚ck481及/ck482以及时钟启用(cke)引脚483。时钟端子48分别在ck引脚481及/ck引脚482处被供应有外部时钟信号ck及/ck。在时钟端子48的cke引脚483处供应时钟启用(cke)信号。cke信号可将内部时钟电路、输入缓冲器及输出驱动器激活或去激活，因此cke信号为命令的一部分。外部时钟信号ck及/ck彼此互补且被供应到时钟产生器47。时钟产生器47接收外部时钟信号ck及/ck且可执行相位控制并基于所接收外部时钟信号及cke信号而产生内部时钟信号。虽然并不限于此，但dll电路可用作时钟产生器47。内部时钟信号可被供应各种电路，包含命令解码器51、芯片控制电路52、数据i/o缓冲器59等等。各种电路可使用内部时钟信号作为时序信号。

图5是根据本发明的实施例的图4的存储器芯片的存储器单元阵列区域的布局图。存储器单元阵列区域41包含存储库70及存储库70中的阵列61。举例来说，存储器单元阵列区域41中的存储库的数目可为八个且每一存储库可由存储库地址ba2到ba0选择。举例来说，可针对每一存储库提供列解码器44及行解码器45。两个行解码器45可安置于每一存储库的一个方向上的中心部分中，且列解码器44可安置于大体上垂直于所述一个方向的方向上的中心部分中。每一存储库70可包含安置于每一存储库的由行解码器45及列解码器44划分的四个区域上的四个阵列61，例如阵列0到阵列3。

图6是根据本发明的实施例的图5的存储器芯片中的存储器阵列的框图。举例来说，每一阵列61可被划分成十六个块62。此处，块062可被划分成两个子块62a及62b。子块62a为块062的安置于一端处的一半部分。子块62b为块062的安置于另一端处的另一半部分。由于块062被划分成安置于两端处的两个子块62a及62b，因此包含十五个完整块62以及两个子块62a及62b的总共十七个块安置于阵列61中。每一存储库70包含四个阵列61(如图5中所展示)，且每一阵列61包含等于完整十六个块的以上块62，从块0到块63的总共六十四个块62可安置于每一存储库70上。举例来说，块0到块15可包含于阵列0中。每一块62可由块地址选择，所述块地址由行地址的一部分(例如，六个位，例如x15到x10)指示。举例来说，当由六个位x15到x10指示的块地址为“000000”时，选择块0。举例来说，字线由行地址的一部分(例如，十个位，例如x9到x0)选择，且每一块中的字线的数目可为1024。

阵列控制电路46接收行地址信号x15到x0且将行地址信号的表示字线选择的部分(例如，x9到x0)提供到由块地址(例如，x15到x10)选择的块。阵列控制电路46可包含列分段选择信号产生电路65。列分段选择信号产生电路65可接收行地址信号的一部分(例如，最低有效位x0)及列地址信号的一部分(例如，两个位y9及y8)。响应于行地址信号的部分及列地址信号的部分，列分段选择信号产生电路65可提供列分段信号(例如，cs7到cs0)。阵列控制电路46提供行地址信号的部分(例如，x9到x0)及列分段信号(例如，cs7到cs0)。每一块包含行解码器45，所述行解码器接收行地址信号的部分(例如，x9到x0)及列分段信号(例如，cs7到cs0)且响应于行地址信号的部分(例如，x9到x0)及列分段信号(例如，cs7到cs0)而选择主要字线(mwl)。每一块62还可包含子字驱动器(将稍后描述)以用于选择子字线swl。每一块62可进一步包含读出放大器63。每一读出放大器63将从由子字线选择的存储器单元读出到位线上的信号放大。列分段信号(cs7到cs0)可从阵列控制电路46被提供到读出放大器63且一或多个读出放大器63可响应于列分段信号而被激活。

列地址信号(例如，y7到y3)及列分段信号(cs7到cs0)可被提供到列解码器44。通过以下操作而在128个列选择线(ys)当中选择一个逻辑线：在1024个ys物理线当中激活八个物理线。响应于选择八个物理线，由有效命令(act)选择的页内的六十四个读出放大器63与六十四对io线64选择性地彼此耦合。所选择的六十四个位的存储器单元的读取数据及写入数据通过所述对io线64而在图4中的存储器单元阵列与r/w放大器57之间进行交换。如图4中所展示，并行/串行转换电路58安置于r/w放大器57与数据i/o缓冲器59之间，且六十四个位的并行数据与具有八突发长度、具有八位宽度的串行数据根据列地址信号的一部分(例如，y2到y0)而彼此转换。举例来说，每一块62包含具有1024个行乘128个列乘六十四个位的总共约8m个位的存储器单元。在此实例中，每一存储库包含大约512m个位的六十四个块。一个芯片包含总共大约4g个位，包含八个存储库。

图7是根据本发明的实施例的动态随机存取存储器(dram)中的列分段的示意图。每一块62可被划分成多个存储器单元矩阵67(例如，mat0到mat7)。每一块可包含用以激活主要字线的主要字线(mwl)驱动器68。子字线(swl)驱动器66安置于存储器单元矩阵67之间且安置于块62的上部侧及下部侧上并耦合到主要字线。每一swl驱动器66与包含邻近于每一swl驱动器66的两个存储器单元矩阵67的一个列分段对应。子字线选择信号解码器69可安置于mwl驱动器68的侧处且提供子字选择信号。可在图6中的列分段选择信号产生电路65中从行地址信号的部分(例如，x0)及列地址信号的一部分(例如，y9及y8)产生列分段信号cs7到cs0。用于两个矩阵的每一子字线可由每一列分段信号选择。举例来说，可通过选择cs0而选择mat0及mat7。类似地，可通过选择cs1而选择mat0及mat1。可响应于每一列分段信号而同时激活对应读出放大器63。通过选择一个列分段信号(cs：例如，0、1、2、3、4、5、6、7)，可界定一或多个矩阵的子字线选择范围及一或多个矩阵的读出放大器选择范围，如图7中所展示。因此，可通过选择一个列分段信号而执行选择列分段(包含选择子字线及激活对应读出放大器)。

图8a是根据本发明的实施例的图6的列分段选择信号产生电路65中的列分段选择信号解码器的逻辑图。图8b是根据本发明的实施例的图8a的列分段选择信号解码器的真值表。举例来说，图8a的列分段选择信号解码器80可包含逻辑电路81，其中每一逻辑电路81可对应于列分段信号和行地址信号x0与列地址信号y9及y8的组合之间的关系。举例来说，每一逻辑电路81可为接收行地址信号x0与列地址信号y9及y8的组合的“与”门。取决于所述关系，行地址信号x0与列地址信号y9及y8的组合中的一些可在每一逻辑电路81的输入节点处被反转。因此，列分段选择信号解码器80可将行地址信号x0以及列地址信号y9及y8解码，且响应于行地址信号x0以及列地址信号y9及y8基于将由当前命令激活的块而进一步产生列分段信号cs7到cs0。换句话说，列分段选择信号解码器80响应于列地址信号的一部分(例如列地址信号y9及y8)及行地址信号的一部分(例如行地址信号x0)而将多个列分段信号cs7到cs0中的至少一者激活。

图9a是根据本发明的实施例的子字线选择信号解码器的逻辑图。图9b是根据本发明的实施例的图9a的子字线选择信号解码器的真值表。举例来说，子字线选择信号解码器90可用作图7中的子字线选择信号解码器69。图9a的子字线选择信号解码器90可包含逻辑电路91，其中每一逻辑电路91可对应于子字线选择范围和行地址信号x2到x0的组合之间的关系。举例来说，每一逻辑电路91可为可接收行地址信号x2到x0的组合的“与”门。取决于所述关系，行地址信号x2到x0的组合中的一些可在每一逻辑电路91的输入节点处反转。因此，子字线选择信号解码器90可将行地址信号x2到x0解码，且响应于行地址信号x2到x0而进一步产生子字选择信号fx7到fx0。换句话说，子字线选择信号解码器90响应于与行地址的较低位(包含最低有效位x0)对应的行地址信号而将多个子字选择信号fx7到fx0中的至少一者激活。子字线选择信号解码器90可借助于用于列分段信号cs7到cs0的信号线而选择性地激活子字线选择信号fx7到fx0中的一者。

图10是根据本发明的实施例的动态随机存取存储器(dram)中的列分段的电路图。每一块62包含多个列分段选择电路100。列分段选择电路100中的每一者可响应于子字选择信号fx7到fx0中的经激活子字选择信号及列分段信号cs7到cs0中的经激活列分段信号而激活列-子字(c-sw)选择信号中的至少一者，如较早参考图8a及9a所描述。响应于列分段信号cs7到cs0与读出放大器激活信号se，多个读出放大器选择电路103中的一者可经选择以激活图7中的对应读出放大器63。列分段包含矩阵107(例如，mat0到mat2)、介于矩阵107之间的子字线(swl)驱动器106及读出放大器列，所述读出放大器列包含位于矩阵107的侧处的与矩阵107对应的读出放大器选择电路103。响应于有效主要字线mwl101及有效c-sw选择信号，与每一矩阵107相关联的每一子字线swl102由安置于每一子字线swl102的侧上的每一swl驱动器106驱动。举例来说，swl驱动器106安置于子字线swl102的上部侧及下部侧上。当将用于选择包含矩阵mat0及mat1的列分段的列分段信号cs1设定到有效电平(例如，逻辑高电平)时，作为将行地址信号x9到x3解码的结果，主要字线mwl101中的一者被设定到有效电平。当通过将行地址信号x2到x0解码而将子字线选择信号fx1、fx3、fx5及fx7中的任一者设定到有效电平时，swl驱动器106可将耦合到矩阵mat0及mat1107的对应子字线swl102激活到有效电平。换句话说，swl驱动器106可响应于经激活子字线选择信号及经激活mwl101而驱动对应子字线。当将用于矩阵mat0及mat1107的列分段信号cs1设定到有效电平时，读出放大器激活信号se被提供到用于矩阵mat0及mat1107的读出放大器选择电路103。以此方式，可激活子字线swl102与读出放大器选择电路103的组合，所述组合与由列分段选择信号cs7到cs0中的一者选择的矩阵107对应。

图11a是根据本发明的实施例的列解码器的电路图。列解码器44控制选择列选择线ys中的一者。举例来说，列解码器44可包含列解码器电路112及逻辑门113，所述逻辑门为接收列分段信号cs0到cs7中的两者的“或”电路。举例来说，图11a中的列解码器电路112及逻辑门113可对应于图10中的矩阵mat0到mat2。举例来说，可响应于用于矩阵mat0及mat1的列分段信号cs1的有效电平而选择两个列解码器电路112。图11b是根据本发明的实施例的图11a中的列解码器电路的电路图。每一列解码器电路112可包含为“与非”电路的逻辑门，例如1000到1031、1100到1131、1200到1231及1300到1331。当选择三十二个逻辑列选择线ys31到ys0中的一者时，可响应于列地址信号y7到y3而激活128个物理列选择线当中的与所选择逻辑列选择线对应的四个线。换句话说，列解码器电路112可响应于列地址信号(例如，y7到y3)的一部分、进一步响应于多个列分段信号(例如，在图11a中间处的列解码器电路112的cs2及cs1)而产生对应于物理列选择线的多个列选择信号。举例来说，当选择逻辑列选择线ys0时，将物理列选择线0-0、0-1、0-2及0-3设定到有效电平。如较早所提及，可选择对应于一个列分段的两个列解码器，例如两个矩阵(例如，mat0及mat1)。因此，可激活总共八个物理列选择线ys。

图12a是根据本发明的实施例的块中的输入/输出线选择方案的框图。举例来说，矩阵mat1107可包含存储器单元1401。矩阵mat1107还包含用于存取每一存储器单元1401的子字线(swl)1404及位线(bl)1405。如较早所描述，子字线(swl)驱动器1466可安置于两个矩阵(例如mat1与mat0)之间。图10中的swl驱动器106可用作swl驱动器1466。swl驱动器1466可接收来自主要字线(mwl)驱动器(例如图7中的mwl驱动器68)的信号mwl，以及子字线选择信号fx及列分段信号cs，如关于图10所描述。响应于mwl、fx及cs信号，swl驱动器1266可激活用于mat1及mat0的子字线swl1404。举例来说，矩阵mat1107可包含1024个位线。包含八个矩阵的一个块包含8192(＝1024×8)个位线。如较早所描述，矩阵mat1107可耦合到三十二个逻辑列选择线ys31到ys01402。当选择三十二个逻辑列选择线1402(例如，ys31到ys0)中的一者时，可激活与所选择逻辑列选择线1402对应的四个物理列选择线1403。举例来说，当选择逻辑列选择线1402(例如，ys0)时，将物理列选择线1403(例如，图12a中的0-0、0-1、0-2及0-3)设定到有效电平。如较早所提及，可通过将用于两个矩阵107(例如，mat0及mat1)的子字线swl1404激活而选择包含所述两个矩阵107的一个列分段。在图12a中，图12a中的左侧上的四个读出放大器1463及图12a中的右侧上的四个读出放大器1463可响应于一个物理列选择线1403而耦合到对应四个局部输入/输出线(lio)1406。举例来说，存储器单元1401中的数据可穿过耦合到矩阵107中的左侧上的四个读出放大器1463的四个上部lio1406及耦合到矩阵107中的右侧上的四个读出放大器1463的四个下部lio1406。矩阵107(例如，mat1)中的总共八个lio1406耦合到八个主要输入/输出线(mio)1407。八个mio对应于一个物理列选择线1403，且通过激活一个逻辑列选择线1402而激活四个物理列选择线1403。也就是说，可同时存取来自一个矩阵107的存储器单元1401的总共三十二个位。由于一个有效子字线1404与可在存储库中被激活的一个块中的两个矩阵107对应，因此可基于一个逻辑列选择线ys1402及对子字线swl1404的选择而通过八个物理列选择线1403(例如，0-0、0-1)的组合存取总共六十四个位。

图12b是根据本发明的实施例的块中的输入/输出线及选择电路的布局的示意图。每一块62耦合到多对lio1406。多对io线以阶层方式被划分成若干对lio1406及若干对mio1407。若干对lio1406与若干对mio1407的连接由每一矩阵的多个读出放大器1463控制。响应于如图12a中所展示的一个物理列选择线1403的激活，矩阵67的每一侧中的四个读出放大器1463耦合到四对lio1406。四对lio1406耦合到四对mio1407。因此，响应于物理列选择线ys1403的激活而激活矩阵67的两侧上的总共八对mio线1407。在一个矩阵67内，可响应于一个逻辑列选择线ys1402的激活而激活四个物理列选择线1403，如图12a中所展示。因此，总共三十二个读出放大器1463可耦合到一个矩阵67内的三十二对mio1407。因此，总共六十四个读出放大器1463可耦合到包含两个矩阵67的列分段中的六十四对mio1407。i/o选择电路1470响应于列分段信号cs7到cs0而将六十四对mio1407选择性地耦合到rw放大器(例如图4中的rw放大器57)。因此，i/o选择电路处置六十四对mio1407与rw放大器之间的数据通信。举例来说，i/o选择电路可具有类似于图11a中的列解码器44的电路结构，因此将省略对其的描述。

在一个实施例中，可响应于在激活附加等待时间的同时连续发布的存储库有效命令及自动预充电命令而执行列分段选择。以上的列分段选择可符合jedec标准。图13是根据本发明的实施例的模式寄存器mr153的示意图。按照jedec的双数据速率类型3同步dram(ddr3sdram)或双数据速率第四代sdram(ddr4sdram)可包含可用作图4中的模式寄存器53的模式寄存器mr153。模式寄存器53可包含表示附加等待时间的激活状态的al位字段a4及a3。可在模式寄存器53的al位字段a4及a3中设定附加等待时间al的激活及附加等待时间al的量。举例来说，当将模式寄存器53的al位字段a4及a3设定到“0”及“0”时，可停用附加等待时间。举例来说，当将al位字段a4及a3设定为“0”及“1”时，将附加等待时间al的量设定为“cl-1”，其中cl为cas等待时间。当将al位字段a4及a3设定为“1”及“0”时，将附加等待时间al的量设定为“cl-2”。

图14是根据本发明的实施例的列分段选择信号产生器电路中的列分段选择信号解码器的电路图。举例来说，图14的列分段选择信号解码器80’可包含逻辑电路81，因此将省略对其的描述。列分段选择信号解码器80’可进一步包含选择器电路1482及选择控制电路1483。举例来说，选择控制电路1483可为“与非”门。选择控制电路1483可接收附加等待时间启用信号ale及自动预充电启用信号ape作为输入信号。当在模式寄存器(例如图13的模式寄存器mr153)中设定附加等待时间al时，附加等待时间启用信号ale可为有效的(例如，逻辑高电平)。响应于自动预充电被启用的读取/写入命令，自动预充电启用信号ape可为有效的(例如，逻辑高电平)。在此实施例中，列分段信号cs7到cs0可被提供到选择器电路1482。因此，选择控制电路1483响应于有效ale及ape信号而提供有效信号(例如，逻辑低电平)。选择器电路1482可为“或”门，所述“或”门提供信号xcs7到xcs0以代替来自图6中的列分段选择信号产生电路65的列分段信号cs7到cs0。当设定有效等待时间且正执行自动预充电被启用的读取/写入命令时，选择器电路1482将列分段信号cs0到cs7作为信号xcs7到xcs0提供到图10中的列分段的电路图。如果将ale及ape信号中的至少一者设定为无效的(例如，逻辑低电平)，那么可将所有信号xcs7到xcs0设定为有效的(例如，逻辑高电平)。因此，可停用每一块内的使用图10中的列分段信号cs0到cs7进行的列分段控制。因此，可选择子字线且可在每一块中激活对应读出放大器。

虽然已在特定优选实施例及实例的上下文中揭示本发明，但所属领域的技术人员将理解，本发明超出具体揭示的实施例而扩展到其它替代实施例及/或对本发明及其明显修改及等效内容的使用。另外，所属领域的技术人员将基于本发明而容易地明了在本发明的范围内的其它修改。还预期，可做出对实施例的特定特征及方面的各种组合或子组合且其仍属于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成所揭示本发明的不同模式。因此，打算本文中所揭示的本发明中的至少一些的范围不应由上文所描述的特定所揭示实施例限制。