本公开总体上涉及一种存储器架构，更具体地，涉及一种为阵列信号和外围信号提供信号缓冲方案的存储器系统。
背景技术：
存储器结构已成为数字处理系统的组成部分。通常，希望将尽可能多的存储器单元结合到存储器结构的给定区域中。然而，内存单元密度通常受到诸如布局效率、性能、功率要求和噪声敏感度的其他因素制约。
上述约束对存储器结构设计施加了限制，使得实现紧凑、高性能和高带宽的集成计算系统成为挑战。本领域中利用用于存储器集成电路的产量增强电路。存储器集成电路由多个阵列的存储器单元形成。每个存储器阵列由存储器单元的行和列构成。通常，由地址解码器来选择存储器单元的行。由读/写缓冲器限定存储器单元的列，读/写缓冲器从被选择的存储器单元取回数据并将数据存储到被选择的存储器单元。列解码器提供选择机制来将数据从选择的列引导到读/写缓冲器。读/写缓冲器的输出被传输到输入/输出驱动器和接收器，以在存储器单元和外部电路之间传输数据。
图1是示出根据现有技术用于作为再缓冲的阵列信号和外围信号的全局和局部反向方案的示意图。根据现有技术方案，用于位单元阵列的全局信号和局部信号的极性是相反的。因为这些信号沿长的线行进，所以相反的极性加重了耦合问题，这严重恶化了局部信号localsignal_a在90％到100％区域的斜率。此外，外围信号被再缓冲，并且具有单金属线，这导致相对于阵列信号的相对较高的电阻器-电容器(rc)延迟，从而使设计的性能劣化。此外，阵列信号和外围信号应该能够彼此追踪以在不同的列具有相似的读写性能。
因此，需要基于改变的列的存储器架构，以便优化性能和区域利用率。另外，该架构适用于为阵列信号和外围信号提供信号缓冲方案。
技术实现要素：
根据示例实施例的一方面，存储器包括：多列存储器单元，被配置为接收阵列信号；控制电路，连接到所述多列存储器单元中的每个存储器单元，以用于提供外围信号；以及控制逻辑单元，通过分级结构的全局控制线和局部控制线来连接到控制电路和所述多列存储器单元中的每个存储器单元。所述控制逻辑单元适于向全局控制线和局部控制线提供具有相同极性的阵列信号，并且向全局控制线和局部控制线提供具有相同极性的外围信号。
根据示例实施例的一方面，系统可以包括：全局阵列信号生成器，被配置为生成全局阵列信号；局部阵列信号生成器，连接到全局阵列信号生成器，并且被配置为从全局阵列信号生成器接收全局阵列信号并基于全局阵列信号生成局部阵列信号；全局外围信号生成器，被配置为生成全局外围信号；局部外围信号生成器，连接到全局外围信号生成器，并且被配置为接收全局外围信号并基于全局外围信号生成局部外围信号；多列存储器单元；控制电路，通过与全局外围信号生成器连接的局部外围信号生成器连接到所述多列存储器单元中的每个存储器单元，以提供外围信号；控制逻辑单元，通过分级结构的全局控制线和局部控制线来连接到控制电路和所述多列存储器单元中的每个存储器单元。控制逻辑单元可以被配置为向全局控制线和局部控制线提供具有彼此相同的极性的全局阵列信号和局部阵列信号，并且向全局控制线和局部控制线提供具有相同极性的全局外围信号和局部外围信号。
针对所述多列存储器单元中的每个存储器单元，控制逻辑单元可以包括解码器、缓冲器和再缓冲器中的至少一种。
再缓冲器可以连接在所述多列存储器单元中的每个存储器单元中的全局控制线之间，其中，存储器单元的数量超过预定数量。
局部控制线中的每条局部控制线可以被配置为通过局部控制线中具有相同类型和不同类型中的一种类型的平行金属位线来提供局部控制信号，其中，存储器单元的数量超过预定数量。
存储器系统还可以包括再缓冲器，再缓冲器被配置为提供用于生成局部阵列信号和局部外围信号的双侧局部缓冲的信号。控制逻辑单元可以具有用于提供阵列信号和外围信号的分级结构的全局控制线和局部控制线。控制逻辑单元还可以被配置为减少全局阵列信号与全局外围信号之间的延迟。
控制逻辑单元可以具有用于提供阵列信号和外围信号的分级结构的全局控制线和局部控制线。控制逻辑单元可以被配置为减少局部阵列信号与局部外围信号之间的延迟。
根据示例实施例的一方面，存储器包括：全局信号生成器，被配置为生成全局阵列信号；全局字线段，连接到全局信号生成器，其中，全局字线段的第一端连接到全局信号生成器，全局字线段的第二端连接到第二缓冲器；第一局部字线段，经由第一缓冲器和第二缓冲器连接到全局信号生成器，其中，第一局部字线段的第一端经由第一缓冲器连接到全局字线段的第一端，第一局部字线段的第二端经由第二缓冲器连接到全局字线段的第二端；以及第二局部字线段，经由第三缓冲器连接到全局字线段，其中，第一局部字线段被配置为驱动第一组位单元负载，第二局部字线段被配置为驱动第二组位单元负载。
与第二组位单元负载相比，第一组位单元负载可以具有更大数量的位单元负载。
第一组位单元负载可以是第二组位单元负载的至少两倍。
全局字线段和第一局部字线段可以具有相同的极性信号。
根据示例实施例的一方面，一种由存储器操作的方法包括：生成全局阵列信号；基于全局阵列信号生成局部阵列信号；生成全局外围信号；基于全局外围信号生成局部外围信号；向全局控制线和局部控制线提供具有彼此相同的极性的全局阵列信号和局部阵列信号；以及向全局控制线和局部控制线提供具有相同极性的全局外围信号和局部外围信号。
前面已经总体上概述了示例性实施例的各个方面，并且将用于帮助更好地理解下面的更完整的详细描述。本公开不限于在此描述和示出的使用的方法或应用。意图在于，通过这里包含的具体实施方式或附图而变得明显或显然的本公开的任何其他优点和目的在本公开的范围内。
附图说明
通过下面结合附图对示例实施例的描述，上述和/或其它方面将变得明显和更加容易理解，在附图中：
图1是根据现有技术示出用于作为再缓冲的阵列信号和外围信号的全局和局部反向方案的示意图；
图2是根据示例实施例示出用于没有反向的阵列信号和外围信号的全局和局部缓冲方案的示意图；
图3是根据示例实施例示出基于变化的列的灵活架构的示意图；
图4是根据示例实施例示出基于较高范围列的灵活架构的示意图；
图5是根据示例实施例示出基于中等范围列的灵活架构的示意图；
图6是根据示例实施例示出基于较低范围列的灵活架构的示意图；
图7是根据示例实施例示出用于较高范围列的具有双侧局部缓冲器的不均匀分布的全局和局部方案的示意图。
具体实施方式
现在将参照附图详细地描述示例实施例。这些示例实施例被足够详细地描述以使得本领域技术人员能够实践发明构思，将理解的是，在不脱离本公开的范围的情况下可以使用其它实施例，并且可以做出改变。因此，下面的详细描述将不以限制性含义来理解。虽然本公开的具体特征示出在一些附图中而没有示出在其它附图中，但是这仅是为了方便而做出的，并且根据本公开，每个特征可以与任何其它特征或所有其他特征组合。
说明书可能在几个地方提及“一个”实施例或“一些”实施例。这不一定意味着每个这样的提及是针对相同的实施例，或者该特征仅应用于单个实施例。不同实施例的单个特征也可以被组合以提供其它实施例。
如本文所使用的，除非另有明确说明，否则单数形式“一个(种/者)”和“该(所述)”也意在包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、和/或“包含”及其变型时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但是并不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有的组合和排列。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(例如，在通用的字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或过于形式化的含义来解释。
通常，存储器装置/系统包括一个或更多个片上系统(soc)电路(诸如，处理器、集成电路(ic)等)以及多个片上存储器装置。片上存储器装置包括一个或更多个只读存储器(rom)，rom存储为处理器设定的指令以及在多核处理器内使用的寄存器文件。rom允许处理器写入数据，处理器可以从其读取数据。处理器与通常作为静态随机存取存储器(sram)的外部高速缓存存储器通信。处理器还与许多外围装置(诸如输入装置、输出装置和数据存储装置)进行通信。片上存储器包括两种类型的硬件电路，诸如包括位单元的阵列的位单元阵列(其中，每个位单元存储1比特数据)以及包括用于控制读取和写入操作的逻辑门电路的外围电路。
图2是根据示例性实施例示出存储器系统中的用于没有任何反向的阵列信号和外围信号的全局和局部缓冲方案的示意图。根据示例实施例的一方面，提供相同的全局至局部方案，以用于阵列信号和外围信号两者，因此，改善阵列信号和外围信号之间的跟踪(例如，减小的延迟)。用于生成全局阵列信号的全局阵列信号生成器201将输入信号globalsignal_a提供到局部阵列信号生成器202，局部阵列信号生成器202生成的局部阵列信号与全局阵列信号生成器201生成的全局阵列信号具有相同的极性，局部阵列信号生成器202输出向负载a提供的输入信号localsignal_a。负载a包括位单元。全局阵列信号生成器201还将输入信号globalsignal_a提供到缓冲的信号生成器203，在缓冲的信号生成器203输入极性和输出极性相同，缓冲的信号生成器203将输出信号localsignal_a提供到金属位线(例如，控制线)、金属a和金属b。用于生成外围信号的全局外围信号生成器204还将输入信号globalsignal_b提供到局部外围信号生成器205，局部外围信号生成器205生成的局部外围信号与全局外围信号生成器204生成的全局外围信号具有相同的极性，局部外围信号生成器205转而将输入信号localsignal_b提供到负载b。负载b可以包括预充电、读取列选择、写入列选择、感测预充电、感测放大器使能等。全局外围信号生成器204还将输入信号globalsignal_b提供到缓冲的信号生成器206，在缓冲的信号生成器206输入极性和输出极性相同，缓冲的信号生成器206将输出信号localsignal_b送到金属位线、金属a和金属b。
此外，阵列信号和外围信号两者具有相同的极性，这消除了相反的耦合效应。此外，示例实施例提供了优化的分布，其中，较高的负载列被送到平行的金属位线(例如，控制线)以降低电阻，这显著地改善了信号斜率的rc延迟。全局控制线和局部控制线可以以分级结构排列。上述特征导致设计的高性能和稳健性。金属位线可以具有相同的类型和相同的材料，或者它们可以具有不同的类型和不同的材料。
图3是根据示例实施例示出基于变化的列的灵活架构的示意图。示例实施例提供了基于变化的列的灵活架构，以优化性能和区域利用率。如图3中所示，对于较高范围列，使用全局信号生成器301、左局部控制生成器302、右局部控制生成器303、左缓冲的信号生成器304和右缓冲的信号生成器305来优化延迟。对于中等范围列，可以去除左缓冲的信号生成器304和右缓冲的信号生成器305(再缓冲器)，以节省面积并减少延迟。对于较低范围列，也可以去除左局部控制生成器302和右局部控制生成器303(缓冲器)，以进一步节省面积并减少延迟。较高范围的列、中等范围的列和较低范围的列之间的区别可以相对于列数的一个或更多个预定阈值来完成。
图4是根据示例实施例示出基于较高范围列的灵活架构的示意图。根据示例实施例的一方面，当存储器结构中的列的数量处于较高范围(例如，高于阈值)时，使用再缓冲器(即，左缓冲的信号生成器和右缓冲的信号生成器)来优化(例如，减少)延迟。在存储器结构中，经过再缓冲器后，两条金属位线用于全局到局部方案并且合并以降低电阻。
图5是根据示例实施例示出基于中等范围列的灵活架构的示意图。根据示例实施例的一方面，当存储器结构中的列的数量处于中等范围(例如，在两个阈值之间)时，去除再缓冲器(即，左缓冲的信号生成器和右缓冲的信号生成器)来节省面积并减少延迟。在存储器结构中，经过再缓冲器后，两条金属位线用于全局到局部方案并且合并以降低电阻。
图6是根据示例实施例示出基于较低范围列的灵活架构的示意图。根据示例实施例的一方面，当存储器结构中的列的数量处于较低范围内(例如，低于阈值)时，也去除缓冲器(即，左局部控制生成器和右局部控制生成器)以进一步节省面积并减少延迟。在存储器结构中，使用单条金属位线(例如，单线金属位线)来减小电容效应。
图7是根据示例实施例示出用于较高范围列的具有双侧局部缓冲器的不均匀分布的全局和局部方案的示意图。示例实施例提供了双侧局部缓冲器方案，以改善字线斜率和位单元的稳健性。根据示例实施例的一方面，用于生成阵列信号的全局阵列信号生成器701向局部阵列信号生成器702提供输入信号seg1_global(局部阵列信号生成器702生成的局部阵列信号与全局阵列信号生成器701的全局阵列信号具有相同的极性)，局部阵列信号生成器702转而将输入信号seg1_localsignal_a提供到负载c和左局部控制生成器703(左局部控制生成器703生成的局部控制信号与全局阵列信号生成器701的全局阵列信号具有相同的极性)。全局阵列信号生成器701还向右局部控制生成器704(右局部控制生成器704生成的局部控制信号与全局阵列信号生成器701的全局阵列信号具有相同的极性)提供输入信号seg1_global，右局部控制生成器704转而送到负载c。用于生成外围信号的全局外围信号生成器705将输入信号seg1_global提供到局部外围信号生成器706(局部外围信号生成器706生成的局部外围信号与全局外围信号生成器705的全局外围信号具有相同的极性)，局部外围信号生成器706转而将输入信号seg1_localsignal_b提供到负载c和左局部控制生成器707(左局部控制生成器707的局部控制信号与全局外围信号生成器705的全局外围信号具有相同的极性)。全局外围信号生成器705还向右局部控制生成器708(右局部控制生成器708的局部控制信号与全局外围信号生成器705的全局外围信号具有相同的极性)提供输入信号seg1_global，右局部控制生成器708转而将输出信号seg2_localsignal_b送到负载c。
根据示例实施例的一方面，存储系统可以包括多个位单元负载、一个或更多个全局信号生成器(例如，701或705)、一个或更多个全局字线段(对应于输入信号seg1_global)、一个或更多个局部字线段以及多个缓冲器。全局信号生成器(例如，701或705)被配置为生成全局阵列信号。一个或更多个局部字线段被配置为驱动多个位单元负载。
在一个示例实施例中，全局信号生成器连接到具有第一端和第二端的全局字线段。全局字线段的第一端连接到全局信号生成器，全局字线段的第二端连接到第二缓冲器(例如，703或707)和第三缓冲器(例如，704或708)。全局信号生成器还经由第一缓冲器(例如，702或706)和第二缓冲器与第一局部字线段(对应于输入信号seg1_localsignal_a或seg1_localsignal_b)连接，其中，第一局部字线段的第一端经由第一缓冲器连接到全局字线段的第一端，第一局部字线段的第二端经由第二缓冲器连接到全局字线段的第二端。全局字线段还经由第三缓冲器连接到第二局部字线段(对应于输入信号seg2_localsignal_a或seg2_localsignal_b)。第一局部字线段被配置为驱动第一组位单元负载，第二局部字线段被配置为驱动第二组位单元负载。
与可配置的第二组位单元负载相比，第一组位单元负载具有更大数量的位单元负载。根据示例实施例，第一组位单元负载是第二组位单元负载的至少两倍。例如，第一组位单元负载可以包括224个位单元负载，第二组位单元负载可以包括96个位单元负载。全局字线段和两个局部字线段具有相同极性的信号。
尽管描述了示例实施例，但是对于本领域技术人员而言，通过修改来实践本公开将是明显的。然而，所有这样的修改都被认为是在权利要求的范围内。