本申请要求2017年2月2日提交的申请号为15/423012、题为“memorysystem(存储系统)”的美国专利申请的优先权，其通过引用整体合并于此。
本专利文件涉及一种存储系统。
背景技术：
图1是示出包括存储器控制器110以及两个存储模块120和130的存储系统的配置图。
参考图1，存储模块120和130可以分别包括多个存储芯片dram0至dram15，寄存时钟驱动器121和131以及多个缓冲芯片db0至db7。
存储芯片dram0至dram15可以由从存储器控制器110提供的命令信号、地址信号以及时钟信号来控制。存储芯片dram0至dram15可以储存从存储器控制器110提供的数据以及可以将储存的数据读出到存储器控制器110。
寄存时钟驱动器121和131可以将从存储器控制器110提供的命令信号、地址信号和时钟信号传输到多个相应的存储芯片dram0至dram15。
缓冲芯片db0至db7中的每个缓冲芯片可以缓冲在存储器控制器110与多个存储芯片dram0至dram15之中的一个或更多个对应的存储芯片之间传输的数据。
信号经由将存储器控制器110与存储模块120和130耦接的通道channel来在存储器控制器110与存储模块120和130之间传输。通道channel通常包括用于传输各种信号的多个线。包括在通道channel中的全部线由存储模块120和130共享。然而，在至少两个存储模块120和130以这种方式共享线的情况下，经由这些线传输的信号的质量可能恶化。在图1中，省略用于在寄存时钟驱动器121和131与相应的存储芯片dram0至dram15之间传输各种信号的通道channel的多个线的图示。
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技术实现要素：
各种实施例针对一种具有降低的负载的存储系统，该负载为在存储模块和存储器控制器之间传输信号的通道的负载。
在实施例中，存储系统可以包括：存储器控制器；第一存储模块，其包括第一组第一存储芯片和第二组第一存储芯片；第二存储模块，其包括第一组第二存储芯片和第二组第二存储芯片；以及通道，其包括适用于将存储器控制器与第一存储模块耦接的第一组信号线和适用于将存储器控制器与第二存储模块耦接的第二组信号线。
第一存储模块还可以包括第一组第一缓冲芯片和第二组第一缓冲芯片，以及第二存储模块还可以包括第一组第二缓冲芯片和第二组第二缓冲芯片。
第一组第一缓冲芯片可以耦接在第一组第一存储芯片与第一组信号线之间，而第二组第二缓冲芯片可以耦接在第二组第二存储芯片与第二组信号线之间。
第一组第一存储芯片可以经由第一组第一缓冲芯片来与第一组信号线交换数据，以及第二组第一存储芯片可以经由第一组第一存储芯片和第一组第一缓冲芯片来与第一组信号线交换数据。
第二组第二存储芯片可以经由第二组第二缓冲芯片来与第二组信号线交换数据，以及第一组第二存储芯片可以经由第二组第二存储芯片和第二组第二缓冲芯片来与第二组信号线交换数据。
第一存储模块还可以包括适用于在第一组第一存储芯片与第二组第一存储芯片之间传输数据的第一数据总线，以及第二存储模块还可以包括适用于在第一组第二存储芯片与第二组第二存储芯片之间传输数据的第二数据总线。
在选择第一路径的情况下，第一组第一存储芯片可以与第一组第一缓冲芯片交换数据，以及在选择第二路径的情况下，第一组第一存储芯片可以在与第一数据总线耦接的第二组第一存储芯片与第一组第一缓冲芯片之间传输数据。
在选择第三路径的情况下，第二组第二存储芯片可以与第二组第二缓冲芯片交换数据，以及在选择第四路径的情况下，第二组第二存储芯片可以在与第二数据总线耦接的第一组第二存储芯片与第二组第二缓冲芯片之间传输数据。
第一存储模块还可以包括第一寄存时钟驱动器，以及第二存储模块还可以包括第二寄存时钟驱动器。
第一组第一存储芯片和第一组第一缓冲芯片可以被设置在第一寄存时钟驱动器的第一侧上，而第二组第一存储芯片和第二组第一缓冲芯片可以被设置在第一寄存时钟驱动器的第二侧上。
第一组第二存储芯片和第一组第二缓冲芯片可以被设置在第二寄存时钟驱动器的第一侧上，而第二组第二存储芯片和第二组第二缓冲芯片可以被设置在第二寄存时钟驱动器的第二侧上。
第一组信号线可以在第一寄存时钟驱动器的第一侧上与第一存储模块耦接，而第二组信号线可以在第二寄存时钟驱动器的第二侧上与第二存储模块耦接。
第一组第一存储芯片可以直接与第一组信号线交换数据，而第二组第一存储芯片可以经由第一组第一存储芯片来与第一组信号线交换数据。
第一组第二存储芯片可以直接与第二组信号线交换数据，而第二组第二存储芯片可以经由第一组第二存储芯片来与第二组信号线交换数据。
第一存储模块还可以包括适用于在第一组第一存储芯片与第二组第一存储芯片之间传输数据的第一数据总线，以及第二存储模块还可以包括适用于在第一组第二存储芯片与第二组第二存储芯片之间传输数据的第二数据总线。
在选择第一路径的情况下，第一组第一存储芯片可以与第一组信号线交换数据，以及在选择第二路径的情况下，第一组第一存储芯片可以在第一数据总线与第一组信号线之间传输数据。
在选择第三路径的情况下，第一组第二存储芯片可以与第二组信号线交换数据，以及在选择第四路径的情况下，第一组第二存储芯片可以在第二数据总线与第二组信号线之间传输数据。
第一组第一存储芯片可以被设置在第一行中，而第二组第一存储芯片可以被设置在第二行中。
第一组第二存储芯片可以被设置在第一行中，而第二组第二存储芯片可以被设置在第二行中。
第一组信号线的一个或更多个信号线与第二组信号线的一个或更多个信号线可以彼此交替设置。
第一存储模块还可以包括多个第一缓冲芯片，该多个第一缓冲芯片中的每个第一缓冲芯片耦接在第一组信号线中的一个或更多个信号线和与其对应的第一存储芯片中的一个或更多个第一存储芯片之间。
第二存储模块还可以包括多个第二缓冲芯片，该多个第二缓冲芯片中的每个第二缓冲芯片耦接在第二组信号线中的一个或更多个信号线和与其对应的第二存储芯片中的一个或更多个存储芯片之间。
第一缓冲芯片中的每个第一缓冲芯片可以在对应的第一存储芯片和与其耦接的第一组信号线之间传输数据，以及第二缓冲芯片中的每个第二缓冲芯片可以在对应的第二存储芯片和与其耦接的第二组信号线之间传输数据。
第一组第一存储芯片可以被设置在第一行中，而第二组第一存储芯片可以被设置在第二行中。
第一缓冲芯片中的每个第一缓冲芯片可以对应于第一组第一存储芯片中的一个或更多个第一存储芯片以及第二组第一存储芯片中的一个或更多个第一存储芯片。
第一组第二存储芯片可以被设置在第一行中，而第二组第二存储芯片可以被设置在第二行中。
第二缓冲芯片中的每个第二缓冲芯片可以对应于第一组第二存储芯片中的一个或更多个第二存储芯片以及第二组第二存储芯片中的一个或更多个第二存储芯片。
第一组信号线的一个或更多个信号线与第二组信号线的一个或更多个信号线可以彼此交替设置。
在实施例中，存储系统可以包括：存储器控制器；第一存储模块，其包括第一组多个第一存储芯片和第二组多个第一存储芯片、第一寄存时钟驱动器以及第一组多个第一缓冲芯片和第二组多个第一缓冲芯片；第二存储模块，其包括第一组多个第二存储芯片和第二组多个第二存储芯片、第二寄存时钟驱动器以及第一组多个第二缓冲芯片和第二组多个第二缓冲芯片；通道，其包括第一组信号线和第二组信号线；多个第一数据总线，其将第一组第一存储芯片中的每个存储芯片与第二组第一存储芯片中的对应存储芯片耦接；多个第二数据总线，其将第一组第二存储芯片中的每个存储芯片与第二组第二存储芯片中的对应存储芯片耦接，以及其中，第一存储模块的全部第一存储芯片通过采用第一组信号线而由存储器控制器来控制，而第二存储模块的全部第二存储芯片通过采用第二组信号线而由存储器控制器来控制。
第一组第一存储芯片可以经由第一组第一缓冲芯片来与第一组信号线交换数据，以及第二组第一存储芯片可以经由第一数据总线、第一组第一存储芯片和第一组第一缓冲芯片来与第一组信号线交换数据。
第二组第二存储芯片可以经由第二组第二缓冲芯片来与第二组信号线交换数据，以及第一组第二存储芯片可以经由第二数据总线、第二组第二存储芯片和第二组第二缓冲芯片来与第二组信号线交换数据。
第一存储模块和第二存储模块还可以分别包括用于选择数据路径的第一路径选择单元和第二路径选择单元。
附图说明
图1是示出包括存储器控制器和两个存储模块的存储系统的配置图。
图2是示出根据本发明的实施例的存储系统的配置图。
图3是示出在图2的第一存储模块中的第一组存储芯片中的一个存储芯片的路径选择的示图。
图4是示出根据本发明的另一实施例的存储系统的配置图。
图5是示出包括在图4的存储系统中的每个存储芯片与存储器控制器之间的通信路径的示图。
图6是示出根据本发明的又一实施例的存储系统的配置图。
图7是示出包括在图6的存储系统中的每个存储芯片与存储器控制器之间的通信路径的示图。
图8是示出在图6的第一存储模块中的第一组存储芯片中的一个存储芯片的路径选择的示图。
具体实施方式
尽管下面参考附图更详细地描述了各种实施例，但是我们注意到：然而本发明可以以不同的形式来实施，而不应被理解为仅限于本文中所阐述的实施例。相反，提供所描述的实施例使得本公开将是全面和完整的，并将本发明充分地传达给本发明所属领域技术人员。贯穿本公开，在本发明的各种附图和实施例中，相同的附图标记指代相同的部件。
应当理解，虽然本文可以使用“第一”、“第二”、“第三”等术语来描述各种元件，但这些元件不受这些术语的限制。这些术语用来将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定成比例，在某些情况下，为了清楚地图示实施例的特征，比例可能被夸大了。
还将理解的是，当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接在另一个元件上、直接连接到或直接耦接到该另一个元件，或者可以存在一个或更多个中间元件。此外，还将理解的是，当一个元件被称为在两个元件“之间”时，它可以是这两个元件之间唯一的元件，或者也可以存在一个或更多个中间元件。
本文所用的技术术语仅用于描述特定实施例，而非意在限制本发明。
如本文所使用的，单数形式也旨在包括复数形式，除非上下文另有明确指出。
还将理解的是，术语“包括”、“包括有”、“包含”和“包含有”在本说明书中使用时，指明所述元件的存在而不排除存在或添加一个或更多个其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关联的列出项的任意组合和全部组合。
除非另有定义，否则基于本公开，本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，诸如在通用词典中定义的术语应被解释为具有与它们在本公开和相关领域的环境中的含义一致的含义；除非在本文中明确定义，否则不应以理想化或过于形式化的意义加以解释。
我们还注意到，在下面的描述中阐述了大量具体细节，以提供对本发明的透彻理解。然而，对于相关领域中的技术人员明显的是，可以在没有这些具体细节中一些或全部的情况下实施本发明。在其他情况下，未详细描述众所周知的工艺结构和/或工艺，以免不必要地混淆本发明。
还注意到，在某些情况下，对于相关领域的技术人员明显的是，除非另外具体说明，否则与一个实施例有关描述的特征或元件可以单独使用或与另一实施例的其他特征或元件组合使用。
下文中，将参考附图描述本发明的各种实施例。
图2是示出根据本发明的实施例的存储系统的配置图。
参考图2，存储系统可以包括存储器控制器210、第一存储模块220和第二存储模块230。
第一存储模块220和第二存储模块230可以包括多个存储芯片dram0至dram15、相应的寄存时钟驱动器221和231以及多个缓冲芯片db0至db7。
存储芯片dram0至dram15的操作可以经由从存储器控制器210提供的命令信号、地址信号和时钟信号由存储器控制器210来控制。因此可以控制存储芯片dram0至dram15以储存从存储器控制器210提供的数据和/或将储存的数据读出到存储器控制器210。
在第一存储模块220和第二存储模块230的每个存储模块中的存储芯片dram0至dram15可以被划分为第一组dram_g0和第二组dram_g1。在存储模块220和230的每个存储模块中的第一组dram_g0和第二组dram_g1可以分别设置在寄存时钟驱动器221和231的第一侧d1和第二侧d2。在存储模块220和230的每个存储模块中，存储芯片dram0至dram15可以被布置为2行和8列。
在操作中，寄存时钟驱动器221和231可以将从存储器控制器210提供的命令信号、地址信号和时钟信号传输到多个相应的存储芯片dram0至dram15。值得注意的是，在不脱离本发明的范围的情况下，每个模块中的存储芯片的数量以及它们行和列的布置可以不同于图2所示的实施例。
模块220和230的每个模块中的缓冲芯片db0至db7中的每个缓冲芯片可以缓冲在存储器控制器210与多个存储芯片dram0至dram15之中的一个或更多个对应的存储芯片之间传输的数据。
第一存储模块220和第二存储模块230的缓冲芯片db0至db7可以被划分为设置在第一侧d1的第一组db_g0和设置在第二侧d2的第二组db_g1。
信号经由通道channel在存储器控制器210与存储模块220和230之间传送。通道channel可以包括被划分为第一组信号线l_g0和第二组信号线l_g1的多个信号线。
在第一存储模块220中，第一组db_g0的缓冲芯片db0至db3可以与第一组信号线l_g0耦接，而在第二存储模块230中，第二组db_g1的缓冲芯片db4至db7可以与第二组信号线l_g1耦接。缓冲芯片db0至db7中的每个缓冲芯片可以与同一列的两个存储芯片耦接。
几何对应设置的第一组dram_g0的存储芯片dram0至dram3和dram8至dram11与第二组dram_g1的存储芯片dram4至dram7和dram12至dram15可以分别彼此对应。例如，参考图2，第一组dram_g0的存储芯片dram0与第二组dram_g1的存储芯片dram4具有几何对应设置(即，第一组dram_g0和第二组dram_g1的左下侧)。
在存储模块220和230中，数据总线可以耦接在第一组dram_g0的存储芯片dram0至dram3和dram8至dram11与第二组dram_g1的存储芯片dram4至dram7和dram12至dram15之中对应的存储芯片之间。例如，参考图2，第一组dram_g0的存储芯片dram0与第二组dram_g1的存储芯片dram4通过数据总线data_bus1和data_bus2彼此耦接。尽管为了图示方便，在图2中仅示出了耦接在第一组dram_g0的存储芯片dram0与第二组dram_g1的存储芯片dram4之间的数据总线data_bus1和data_bus2，但是要注意的是，数据总线可以耦接在第一组dram_g0的全部存储芯片dram0至dram3和dram8至dram11中的每个存储芯片与第二组dram_g1的全部存储芯片dram4至dram7和dram12至dram15中的每个存储芯片之间。
也就是说，在存储模块220和230的每个存储模块中，数据总线可以耦接在存储芯片dram1与存储芯片dram5之间，数据总线可以耦接在存储芯片dram2与存储芯片dram6之间，数据总线可以耦接在存储芯片dram3与存储芯片dram7之间，数据总线可以耦接在存储芯片dram8与存储芯片dram12之间，数据总线可以耦接在存储芯片dram9与存储芯片dram13之间，数据总线可以耦接在存储芯片dram10与存储芯片dram14之间，以及数据总线可以耦接在存储芯片dram11与存储芯片dram15之间。耦接在这些对应的存储芯片之间的数据总线可以与图2中所示的用于存储芯片dram0和dram4的第一数据总线data_bus1和第二数据总线data_bus2相同。为了图示方便，省略所有这些数据总线的图示。
在图2中的存储系统中，第一存储模块220可以经由第一组信号线l_g0来与存储器控制器210通信，而第二存储模块230可以经由第二组信号线l_g1来与存储器控制器210通信。
具体地，第一存储模块220的第一组dram_g0的存储芯片dram0至dram3和dram8至dram11可以经由第一组db_g0的缓冲芯片db0至db3来与第一组信号线l_g0交换数据。第一存储模块220的第二组dram_g1的存储芯片dram4至dram7和dram12至dram15可以经由第一组dram_g0的存储芯片dram0至dram3和dram8至dram11与第一组db_g0的缓冲芯片db0至db3来与第一组信号线l_g0交换数据。
第二存储模块230的第二组dram_g1的存储芯片dram4至dram7和dram12至dram15可以经由第二组db_g1的缓冲芯片db4至db7来与第二组信号线l_g1交换数据。第二存储模块230的第一组dram_g0的存储芯片dram0至dram3和dram8至dram11可以经由第二组dram_g1的存储芯片dram4至dram7和dram12至dram15与第二组db_g1的缓冲芯片db4至db7来与第二组信号线l_g1交换数据。
换言之，在图2的存储系统中，存储模块220和230的每个存储模块仅使用包括在通道channel中的一半的信号线(即，第一组信号线l_g0和第二组信号线l_g1中的一组)来与存储器控制器210通信。
为此，在第一存储模块220的情况下，第二组dram_g1的存储芯片dram4至dram7和dram12至dram15通过使用第一组db_g0的缓冲芯片db0至db3，而不是第二组db_g1的缓冲芯片db4至db7，经由第一组dram_g0的存储芯片dram0至dram3和dram8至dram11来与存储器控制器210通信。
此外，在第二存储器模块230的情况下，第一组dram_g0的存储芯片dram0至dram3和dram8至dram11通过使用第二组db_g1的缓冲芯片db4至db7，而不是第一组db_g0的缓冲芯片db0至db3，经由第二组dram_g1的存储芯片dram4至dram7和dram12至dram15来与存储器控制器210通信。
针对此操作，包括在第一存储模块220和第二存储模块230中的多个存储芯片dram0至dram15中的每个存储芯片可以在其中包括用于选择数据路径的路径选择单元。通过使用这样的路径选择单元，相应的第一组dram_g0和第二组dram_g1的相应存储芯片dram0至dram15可以将其数据输出到缓冲芯片db0至db7中对应的一个缓冲芯片，以及可以将第一组dram_g0和第二组dram_g1中的另一个组的对应的存储芯片的数据传输到缓冲芯片db0至db7中对应的一个缓冲芯片。例如，多个存储芯片dram0至dram15中的每个存储芯片可以包括在其数据路径与对应的存储芯片的数据路径之间的开关。为了图示方便，省略了这些开关的图示。
具体地，在第一存储模块220中，在选择第一路径的情况下，第一组dram_g0的存储芯片dram0至dram3和dram8至dram11中的每个存储芯片可以与第一组db_g0的缓冲芯片db0至db3中对应的一个缓冲芯片交换其数据。此外，在第一存储模块220中，在选择第二路径的情况下，第一组dram_g0的存储芯片dram0至dram3和dram8至dram11中的每个存储芯片可以经由数据总线data_bus1在第二组dram_g1的存储芯片dram4至dram7和dram12至dram15中对应的一个存储芯片与第一组db_g0中对应的缓冲芯片db0至db3之间传输数据。
在第二存储模块230中，在选择第三路径的情况下，第二组dram_g1的存储芯片dram4至dram7和dram12至dram15中的每个存储芯片可以与第二组db_g1的缓冲芯片db4至db7中对应的一个缓冲芯片交换其数据。此外，在第二存储模块230中，在选择第四路径的情况下，第二组dram_g1的存储芯片dram4至dram7和dram12至dram15中的每个存储芯片可以经由数据总线data_bus2在第一组dram_g0的存储芯片dram0至dram3和dram8至dram11中对应的一个存储芯片与第二组db_g1中对应的缓冲芯片db4至db7之间传输数据。
在图2的存储系统中，第一存储模块220可以在与存储器控制器210通信时使用第一组db_g0的缓冲芯片db0至db3和第一组信号线l_g0而不是第二组db_g1的缓冲芯片db4至db7和第二组信号线l_g1，而第二存储器模块230可以在与存储器控制器210通信时使用第二组db_g1的缓冲芯片db4至db7和第二组信号线l_g1而不是第一组db_g0的缓冲芯片db0至db3和第一组信号线l_g0。
图3是示出在第一存储模块220中第一组dram_g0的存储芯片dram0至dram3和dram8至dram11中的一个存储芯片(例如，dram0)的路径选择的示图。在图3中，“case1”表示在选择第一路径的情况下传输数据的路径，而“case2”表示在选择第二路径的情况下传输数据的路径。
参考“case1”，当选择第一路径时，存储芯片dram0可以在其内部电路301与第一组db_g0的缓冲芯片db0之间传输数据。参考“case2”，在选择第二路径的情况下，存储芯片dram0可以经由数据总线data_bus1在第二组dram_g1的存储芯片dram4与第一组db_g0的缓冲芯片db0之间传输数据。
图4是示出根据本发明的另一实施例的存储系统的配置图。
参考图4，存储系统可以包括存储器控制器410、第一存储模块420和第二存储模块430。
第一存储模块420和第二存储模块430可以包括多个存储芯片dram0至dram15、相应的寄存时钟驱动器421和431以及多个缓冲芯片db0至db7。
在存储系统中，第一组信号线l_g0中的一个或更多个与第二组信号线l_g1中的一个或更多个可以彼此交替设置。在图4的存储系统中，示例了：第一组信号线l_g0的四个信号线与第二组信号线l_g1的四个信号线彼此交替设置。
在存储模块420和430中，存储芯片dram0至dram15可以设置为2行和8列。包括在第一存储模块420和第二存储模块430的每个存储模块中的存储芯片dram0至dram15可以被划分为设置在第一行的第一组dram_g0的存储芯片dram0至dram7以及设置在第二行的第二组dram_g1的存储芯片dram8至dram15。
缓冲芯片db0至db7中的每个缓冲芯片可以缓冲在存储器控制器410与多个存储芯片dram0至dram15之中一个或更多个对应的存储芯片之间传输的数据。
第一存储模块420的缓冲芯片db0至db7中的每个缓冲芯片可以耦接在同一列的两个存储芯片与第一组信号线l_g0的一个或更多个(例如，四个)信号线之间。第二存储模块430的缓冲芯片db0至db7中的每个缓冲芯片可以耦接在同一列的两个存储芯片与第二组信号线l_g1的一个或更多个(例如，四个信号线)之间。
第一存储模块420的缓冲芯片db0至db7可以在第一存储模块420的第一组dram_g0和第二组dram_g1的存储芯片dram0至dram15与第一组信号线l_g0之间传输数据，而第二存储模块430的缓冲芯片db0至db7可以在第二存储模块430的第一组dram_g0和第二组dram_g1的存储芯片dram0至dram15与第二组信号线l_g1之间传输数据。
第一组dram_g0的存储芯片dram0至dram7可以经由线a与缓冲芯片db0至db7交换数据。此外，第二组dram_g1的存储芯片dram8至dram15可以经由线b与缓冲芯片db0至db7交换数据。
图5是示出包括在图4的存储系统中的存储芯片dram0至dram15中的每个存储芯片与存储器控制器410之间的通信路径的示图。
参考图5，第一存储模块420的第一组dram_g0的存储芯片dram0可以经由连接到第一存储模块420的缓冲芯片db0的线a和第一组信号线l_g0(图5中的“path1”)来与存储器控制器410通信。第一存储模块420的第二组dram_g1的存储芯片dram9可以经由连接到第一存储模块420的缓冲芯片db1的线b和第一组信号线l_g0(图5中的“path2”)来与存储器控制器410通信。第二存储模块430的第一组dram_g0的存储芯片dram4可以经由连接到第二存储模块430的缓冲芯片db4的线a和第二组信号线l_g1(图5中的“path3”)来与存储器控制器410通信。第二存储模块430的第二组dram_g1的存储芯片dram13可以经由连接到第二存储模块430的缓冲芯片db5的线b和第二组信号线l_g1(图5中的“path4”)来与存储器控制器410通信。
路径path2可以绕过第一存储模块420的存储芯片dram1。路径path3可以经由第二组信号线l_g1绕过第一存储模块420的存储芯片dram4和dram12。路径path4可以绕过第二存储模块430的存储芯片dram5，以及可以经由第二组信号线l_g1绕过第一存储模块420的存储芯片dram5和dram13。
类似于图2的存储系统，在图4的存储系统中，存储模块420和430中的每个存储模块仅使用包括在通道channel中的一半的信号线(即，第一组信号线l_g0和第二组信号线l_g1中的一组)来与存储器控制器410通信。然而，通过改变第一组信号线l_g0和第二组信号线l_g1的连接关系，可以提供不需要图2的数据总线data_bus1和data_bus2的优点。
图6是示出根据本发明的又一实施例的存储系统的配置图。
参考图6，存储系统可以包括存储器控制器610、第一存储模块620和第二存储模块630。
第一存储模块620和第二存储模块630可以分别包括多个存储芯片dram0至dram15以及寄存时钟驱动器621和631。与图2和图4的存储芯片不同，图6的存储芯片可以在不使用缓冲芯片的情况下来与存储器控制器610通信。
在存储系统中，第一组信号线l_g0的一个或更多个信号线与第二组信号线l_g1的一个或更多个信号线可以彼此交替设置。在图6的存储系统中，示例了：第一组信号线l_g0的四个信号线与第二组信号线l_g1的四个信号线彼此交替设置。
在存储模块620和630中，存储芯片dram0至dram15可以设置为2行和8列。包括在第一存储模块620和第二存储模块630的每个存储模块中的存储芯片dram0至dram15可以被划分为设置在第一行的第一组dram_g0的存储芯片dram0至dram7以及设置在第二行的第二组dram_g1的存储芯片dram8至dram15。
在图6中，第一存储模块620的第一组dram_g0的存储芯片dram0至dram7可以与第一组信号线l_g0中的一个或更多个信号线耦接。在图6中，第二存储模块630的第一组dram_g0的存储芯片dram0至dram7可以与第二组信号线l_g1中的一个或更多个信号线耦接。
几何对应设置的第一组dram_g0的存储芯片dram0至dram7与第二组dram_g1的存储芯片dram8至dram15可以分别彼此对应。例如，参考图6，第一组dram_g0的存储芯片dram0与第二组dram_g1的存储芯片dram8具有几何对应设置(即，第一组dram_g0和第二组dram_g1的最左侧)。
在存储模块620和630中，数据总线data_bus1和data_bus2可以耦接在第一组dram_g0的存储芯片dram0至dram7和第二组dram_g1的存储芯片dram8至dram15之中对应的存储芯片之间。例如，参考图6，在第一存储模块620中，第一组dram_g0的存储芯片dram0与第二组dram_g1的存储芯片dram8经由数据总线data_bus1彼此耦接。例如，参考图6，在第二存储模块630中，第一组dram_g0的存储芯片dram0与第二组dram_g1的存储芯片dram8经由数据总线data_bus2彼此耦接。
在图6的存储系统中，第一存储模块620可以经由第一组信号线l_g0与存储器控制器610通信，而第二存储模块630可以经由第二组信号线l_g1与存储器控制器610通信。
具体地，第一存储模块620的第一组dram_g0的存储芯片dram0至dram7可以与第一组信号线l_g0直接交换数据。第一存储模块620的第二组dram_g1的存储芯片dram8至dram15可以经由第一组dram_g0的存储芯片dram0至dram7来与第一组信号线l_g0交换数据。
第二存储模块630的第一组dram_g0的存储芯片dram0至dram7可以与第二组信号线l_g1直接交换数据。第二存储模块630的第二组dram_g1的存储芯片dram8至dram15可以经由第一组dram_g0的存储芯片dram0至dram7来与第二组信号线l_g1交换数据。
针对此操作，包括在第一存储模块620和第二存储模块630中的多个存储芯片dram0至dram15中的每个存储芯片可以在其中包括用于选择数据路径的路径选择单元。通过使用这样的路径选择单元，相应的第一组dram_g0和第二组dram_g1的相应存储芯片dram0至dram15可以将其数据输出到与其耦接的信号线，以及可以将第一组dram_g0和第二组dram_g1中的另一个组的对应的存储芯片的数据传输到与其耦接的信号线。
具体地，在第一存储模块620中，在选择第一路径的情况下，第一组dram_g0的存储芯片dram0至dram7中的每个存储芯片可以与第一组信号线l_g0交换其数据。此外，在第一存储模块620中，在选择第二路径的情况下，第一组dram_g0的存储芯片dram0至dram7中的每个存储芯片可以经由数据总线data_bus1在第二组dram_g1的存储芯片dram8至dram15中对应的一个存储芯片与第一组信号线l_g0之间传输数据。
在第二存储模块630中，在选择第三路径的情况下，第一组dram_g0的存储芯片dram0至dram7中的每个存储芯片可以与第二组信号线l_g1交换其数据。此外，在第二存储模块630中，在选择第四路径的情况下，第一组dram_g0的存储芯片dram0至dram7中的每个存储芯片可以经由数据总线data_bus2在第二组dram_g1的存储芯片dram8至dram15中对应的一个存储芯片与第二组信号线l_g1之间传输数据。
图7是示出包括在图6的存储系统中的存储芯片dram0至dram15中的每个存储芯片与存储器控制器610之间的通信路径的示图。
参考图7，第一存储模块620的第一组dram_g0的存储芯片dram0可以经由第一组信号线l_g0(图7中的“path1”)直接与存储器控制器610通信。第一存储模块620的第二组dram_g1的存储芯片dram9可以经由第一组dram_g0的存储芯片dram1和第一组信号线l_g0(图7中的“path2”)来与存储器控制器610通信。第二存储模块630的第一组dram_g0的存储芯片dram4可以经由第二组信号线l_g1(图7中的“path3”)直接与存储器控制器610通信。第二存储模块630的第二组dram_g1的存储芯片dram13可以经由第一组dram_g0的存储芯片dram5和第二组信号线l_g1(图7中的“path4”)来与存储器控制器610通信。
路径path2通过数据总线data_bus1来穿过第一存储模块620的存储芯片dram1。路径path3可以经由第二组信号线l_g1来绕过第一存储模块620的存储芯片dram4和dram12。路径path4通过数据总线data_bus2来穿过第二存储模块630的存储芯片dram5，以及可以经由第二组信号线l_g1来绕过第一存储模块620的存储芯片dram5和dram13。
图8是示出在第一存储模块620中的第一组dram_g0的存储芯片dram0至dram7中的一个存储芯片(如dram0)的路径选择的示图。在图8中，“case1”表示在选择第一路径的情况下传输数据的路径，而“case2”表示在选择第二路径的情况下传输数据的路径。
参考“case1”，当选择第一路径时，存储芯片dram0可以在其内部电路801与第一组信号线l_g0之间传输数据。参考“case2”，当选择第二路径时，存储芯片dram0可以经由数据总线data_bus1在第二组dram_g1的存储芯片dram8的内部电路802与第一组信号线l_g0之间传输数据。
除其他信号线(例如，耦接到寄存时钟驱动器221、231、421、431、621和631的信号线)外，示出了用于存储器控制器210、410和610与存储模块220、230、420、430、620和630的数据通信的信号线。
在图2、图4、图5、图6和图7中，多个线的一束被示为一个线。“xk(k为自然数)”表示图示的一个线对应于k个线。例如，“x4”表示图示的一个线对应于4个线。作为参考，为了便于图示，对于图示的线之中最左侧的线给出了附图标记“x4”和“x8”。然而，要理解的是，其余的线路与最左侧的线对应于相同数量的线。
在本技术中，用于存储模块与存储器控制器之间传输信号的通道以各种方法来配置，以及通过此，可以减少通道的负载并且可以改善信号的质量。
尽管为说明目的而描述了各种实施例，但对于本领域技术人员明显的是：在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。