本申请要求2017年4月11日在韩国知识产权局递交的韩国专利申请No.10-2017-0046849的优先权，其全部内容通过引用合并于此。
技术领域
本文所描述的发明构思的实施例涉及半导体存储器件，更具体地，涉及包括写入辅助电路的存储器件。
背景技术：
在诸如例如静态随机存取存储器(SRAM)器件之类的存储器件中，由于制造工艺中发生的工艺变化，存储单元可能无法确保稳定的写入操作。为此，SRAM器件可以使用对写入操作进行辅助的写入辅助电路。在写入操作期间，写入辅助电路可临时调节要施加到存储单元的电压，以便对写入操作更有利。
SRAM器件的仅一些存储单元可以使用写入辅助操作。然而，即使在不执行写入操作的存储单元中也可能会执行写入辅助操作。根据以上描述，由于可能对不需要写入辅助操作的存储单元执行写入辅助操作，所以不必要地消耗了电力。
技术实现要素：
本发明构思的实施例提供包括与所选列相关联地操作的写入辅助电路的存储器件。
根据本发明构思的示例实施例，一种存储器件可以包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个可以响应于列选择信号来提供所述写入辅助电压，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个可以响应于所述列选择信号来提供所述单元电压。
根据本发明构思的示例实施例，一种存储器件可以包括写入驱动器以及写入辅助电路。所述写入辅助电路可以包括：第一PMOS晶体管，连接在单元电压和所述写入辅助电路的输出节点之间；第二PMOS晶体管，其栅极与地电压连接，第一端与所述输出节点连接；第一NMOS晶体管，与所述第二PMOS晶体管的第二端连接，并根据来自所述写入驱动器的第一信号导通或截止；以及第二NMOS晶体管，与所述第一NMOS晶体管并联连接，并根据来自所述写入驱动器的第二信号导通或截止。所述第一PMOS晶体管和所述第二PMOS晶体管可以沿垂直于栅极形成方向的第一方向位于衬底的PMOS区域上，所述第一NMOS晶体管和所述第二NMOS晶体管可以沿所述第一方向位于所述衬底的NMOS区域上。所述第二PMOS晶体管的所述第二端可以沿所述栅极形成方向通过接触区域与所述第一NMOS晶体管连接。
根据本发明构思的示例实施例，一种存储器件，包括：存储单元；写入辅助电路，被配置为将单元电压或辅助电压传送到所述存储单元；以及写入驱动器，通过位线对连接到所述存储单元，所述写入驱动器被配置为接收用来选择是否向所述存储单元提供写入数据的列选择信号，并且响应于所述列选择信号产生针对所述写入辅助电路的辅助选择信号。所述辅助电压可以小于所述单元电压。如果所述存储单元由所述列选择信号选择为接收写入数据，则所述写入辅助电路可以被配置为将所述辅助电压传送到所述存储单元，并且如果所述存储单元未由所述列选择信号选择为接收写入数据，则所述写入辅助电路可以被配置为将所述单元电压传送到所述存储单元。
附图说明
通过参考以下附图的以下描述，上述和其他目的和特征将变得显而易见，其中，除非另有说明，否则相似的附图标记在各个附图中指代相似的部件，并且在附图中：
图1是示出静态随机存取存储器件的示例配置的框图；
图2和图3是示出图1所示的第一写入辅助电路和第二写入辅助电路的配置和操作的视图；
图4是示出根据本发明构思的实施例的静态随机存取存储器件的配置的框图；
图5和图6是示出根据本发明构思实施例的图4所示的第一写入辅助电路的配置和操作的视图；
图7是用于描述图5和图6所示的第一写入辅助电路的操作的时序图；
图8和图9是示出根据图5和图6的实施例的第一写入辅助电路和第二写入辅助电路的布局的视图；
图10是用于描述图9所示的接触区域的视图；
图11和图12是示出根据本发明构思的另一个实施例的图4所示的第一写入辅助电路的配置和操作的视图；
图13和图14是用于描述图11和图12所示的第四NOR逻辑的配置的视图；
图15是用于描述图11和图12所示的第一写入辅助电路的操作的时序图；以及
图16是示出根据本发明构思的另一实施例的静态随机存取存储器件的配置的框图。
具体实施方式
参考附图和下面将要详细描述的实施例，本发明构思的优点和特征以及实现它们的方法将变得明显。然而，这些发明构思不应限于本文阐述的实施例，并且可以被解释为不同形式的各种实施例。相反，提供这些实施例是为了使本发明构思的公开是彻底和完整的，并且将本发明构思完全传达给本领域的普通技术人员。本发明构思由所附权利要求限定。
本发明构思将应用于诸如SRAM、动态随机存取存储器(DRAM)、晶闸管RAM(TRAM)、零电容器RAM(Z-RAM)和/或双晶体管RAM(TTRA M)之类的易失性存储器件和/或诸如闪存、磁阻RAM(MRAM)、自旋转移力矩MRAM(STT-MRAM)、电阻性RAM(RRAM)和/或纳米管RRAM之类的非易失性存储器件。然而，本发明构思的实施例不限于此。以下，为了便于描述，将通过使用静态随机存取存储器件作为示例来描述本发明构思。
图1是示出静态随机存取存储器件的示例配置的框图。参考图1，静态随机存取存储器件10可以包括第一和第二存储单元11_1和11_2、输入/输出缓冲器12、写入驱动器13以及第一和第二写入辅助电路14_1和14_2。
第一存储单元11_1连接在第一位线BL1和第一补充位线BL1B之间。第一存储单元11_1连接到字线WL。第二存储单元11_2连接在第二位线BL2和第二补充位线BL2B之间。第二存储单元11_2连接到字线WL。第一存储单元11_1和第二存储单元11_2中的每一个可以是静态随机存取存储单元。这里，第一位线BL1和第一补充位线BL1B称为“第一列”和/或“第一位线对”，而第二位线BL2和第二补充位线BL2B称为“第二列”和/或“第二位线对”。
输入/输出缓冲器12将数据提供给写入驱动器13。尽管在图1中未示出，但可以从外部(例如，主机)向输入/输出缓冲器12提供数据。例如，输入/输出缓冲器12可以与一个DQ焊盘(未示出)连接。从输入/输出缓冲器12向写入驱动器13提供数据。还向写入驱动器13提供列选择信号Wcol。例如，列选择信号Wcol可以从列解码器(未示出)提供。写入驱动器13向根据列选择信号Wcol选择的列提供数据。写入驱动器13可以不向列选择信号Wcol未选择的列提供数据。
例如，在由列选择信号Wcol选择了第一列的情况下，写入驱动器13向第一位线对BL1和BL1B提供数据。写入驱动器13向第一位线BL1提供与提供给写入驱动器13的数据相对应的电压。写入驱动器13向第一补充位线BL1B提供与提供给写入驱动器13的数据的补充数据相对应的电压。如果将字线驱动电压施加到字线WL，则所提供的数据被写入第一存储单元11_1中。
列选择信号Wcol可以是与列地址可区分的。列地址是用于从多个列中选择一个或多个列的地址。列选择信号Wcol是用于从多个列中选择与一个输入/输出缓冲器12连接的一个列的信号。在图1的例子中，列选择信号Wcol可以是2比特信号以选择两列中的一列。
这只是一个例子。例如，在存储器件10中，两个或更多个列可以与一个输入/输出缓冲器12连接。例如，输入/输出缓冲器12可以连接四列。也就是说，可以由列选择线Wcol选择四列中的一列，并且可以将数据提供给所选列的位线和补充位线。在这种情况下，列选择信号Wcol可以是4比特信号。这里，写入驱动器13向与四列中由列选择信号Wcol选择的列连接的存储单元提供数据，并且不向与剩余的三列连接的存储单元提供数据。
第一写入辅助电路14_1与第一位线对BL1和BL1B连接。第一写入辅助电路14_1响应于掉电信号PD和使能信号AS_en向第一存储单元11_1提供第一电源电压VDA1。第一电源电压VDA1可以是单元电压或写入辅助电压。在第一写入辅助电路14_1被去激活的情况下，第一写入辅助电路14_1将单元电压提供给第一存储单元11_1。当将数据写入第一存储单元11_1时，第一写入辅助电路14_1向第一存储单元11_1提供写入辅助电压。例如，写入辅助电压可以低于单元电压。
掉电信号PD是用于在静态随机存取存储器件10不动态地操作的掉电模式下对第一写入辅助电路14_1和第二写入辅助电路14_2进行去激活的信号。使能信号AS_en是用于在将数据写入第一存储单元11_1或第二存储单元11_2期间激活第一写入辅助电路14_1和第二写入辅助电路14_2的信号。例如，掉电信号PD和使能信号AS_en可以分别从包括在静态随机存取存储器件10中的控制器(未示出)提供。
第二写入辅助电路14_2与第二位线对BL2和BL2B连接。第二写入辅助电路14_2响应于掉电信号PD和使能信号AS_en向第二存储单元11_2提供第二电源电压VDA2。第二电源电压VDA2可以是单元电压或写入辅助电压。在第二写入辅助电路14_2被去激活的情况下，第二写入辅助电路14_2将单元电压提供给第二存储单元11_2。当将数据写入第二存储单元11_2时，第二写入辅助电路14_2向第二存储单元11_2提供写入辅助电压。
为了由写入驱动器13将数据正常写入存储单元中，在将数据写入存储单元期间，写入驱动器13的驱动能力必须高于存储单元的驱动能力。原因在于，在存储在存储单元中的数据与待写入数据具有不同的逻辑电平的情况下，写入驱动器13反转(invert)存储在存储单元中的数据。在一些实施例中，特定元件的驱动能力可以指该元件的拉电流(current sourcing)能力。
为此，在将数据写入第一存储单元11_1期间，第一写入辅助电路14_1向第一存储单元11_1提供低于单元电压的写入辅助电压。因此，第一存储单元11_1的驱动能力可以降低。而且，在将数据写入第二存储单元11_2期间，第二写入辅助电路14_2向第二存储单元11_2提供低于单元电压的写入辅助电压。因此，第二存储单元11_2的驱动能力可以降低。通过上述方法，第一写入辅助电路14_1和第二写入辅助电路14_2分别辅助第一存储单元11_1和第二存储单元11_2的写入操作。
图2和图3是示出图1所示的第一写入辅助电路和第二写入辅助电路的操作和配置的视图。在描述第一写入辅助电路14_1和第二写入辅助电路14_2之前，将描述第一存储单元11_1的示例配置。
第一存储单元11_1可以包括第一和第二反相器I1和I2以及第一和第二传输门(pass gate)PG1和PG2。第一和第二反相器I1和I2构成一个锁存器。第一和第二传输晶体管PG1和PG2中的每一个由字线WL的字线电压导通或截止。在与第一存储单元11_1相关联的数据写入操作中，当第一传输门PG1和第二传输门PG2分别导通时，第一位线BL1的电压被提供给节点a。而且，第一补充位线BL1B的电压被提供给节点b。第一和第二反相器I1和I2保持节点a和b的电压。因此，节点a和b的电压不会反转。第二存储单元11_2的配置和操作与第一存储单元11_1的配置和操作基本相同。
第一写入辅助电路14_1可以包括第一至第四PMOS晶体管P1至P4、第一和第二NMOS晶体管N1和N2以及第三反相器I3。第一PMOS晶体管P1连接在单元电压VDDA和节点nVDA1之间。第一PMOS晶体管P1由作为第三反相器I3的输出的使能条信号(bar signal)AS_enb导通或截止。第二PMOS晶体管P2连接在节点nVDA1与节点n0之间。第二PMOS晶体管P2根据使能信号AS_en而导通或截止。
第三PMOS晶体管P3连接在单元电压VDDA与节点n1之间。第三PMOS晶体管P3根据掉电信号PD而导通或截止。例如，在静态随机存取存储器件10执行诸如写入操作或读取操作之类的操作的情况下，提供逻辑“0”的掉电信号PD。在下面的实施例中，假设提供了逻辑“0”的掉电信号PD。第四PMOS晶体管P4连接在节点n1和节点nVDA1之间。第四P MOS晶体管P4的一端与其栅极和节点nVDA1连接。
第一NMOS晶体管N1连接在节点n0和第一补充位线BL1B之间。第一NMOS晶体管N1根据第一位线BL1的电压导通或截止。第二NMOS晶体管N2连接在节点n0和第一位线BL1之间。第二NMOS晶体管N2根据第一补充位线BL1B的电压导通或截止。
与图2的示例不同，第一列和第二列可以不被列选择信号Wcol选择。在这种情况下，向第一写入辅助电路14_1提供逻辑“1”的使能信号AS_en。第一PMOS晶体管P1由逻辑“0”的使能条信号AS_enb导通。第二PMOS晶体管P2由逻辑“1”的使能信号AS_en截止。单元电压VDDA由导通的第一PMOS晶体管P1施加到节点nVDA1。第四PMOS晶体管P4由施加到其栅极的单元电压VDDA截止。结果，第一写入辅助电路14_1通过节点nVDA1将单元电压VDDA提供给第一存储单元11_1。类似地，第二写入辅助电路14_2通过节点nVDA2(图3)将单元电压VDDA提供给第二存储单元11_2。由于向第一存储单元11_1和第二存储单元11_2提供了比写入辅助电压高的单元电压VDDA，所以第一存储单元11_1和第二存储单元11_2正常保持存储在其中的数据。
图2示出了当由列选择信号Wcol选择第一列时第一写入辅助电路14_1的操作。这里，图1中所示的数据DATA可以包括真实数据DATA_t和补充数据DATA_c。在数据写入操作期间，真实数据DATA_t可以是与由写入驱动器13缓冲的数据DATA相对应的信号，并且补充数据DATA_c可以是与真实数据DATA_t补充的数据。然而，在除了数据写入操作之外的操作中，可以通过使用具有与补充数据DATA_c相同的逻辑电平的信号来提供真实数据DATA_t。例如，可以从输入/输出缓冲器12向写入驱动器13提供补充数据DATA_c和真实数据DATA_t两者。而且，可以从输入/输出缓冲器12向写入驱动器13提供数据DATA，并且写入驱动器13可以从数据DATA产生真实数据DATA_t和补充数据DATA_c。为此，虽然未示出，但是写入驱动器13还可以包括用于产生真实数据DATA_t和补充数据DATA_c的逻辑和/或电路。
在选择第一列的情况下，写入驱动器13向第一位线对BL1和BL1B提供从图1的输入/输出缓冲器12提供的数据DATA。详细地说，写入驱动器13将真实数据DATA_t提供给第一位线BL1，并将补充数据DATA_c提供给第一补充位线BL1B。如果将字线电压提供给字线WL，则第一存储单元11_1存储真实数据DATA_t和补充数据DATA_c。例如，假定真实数据DATA_t是逻辑“1”，并且补充数据DATA_c是逻辑“0”。
在数据写入处理的部分时段中，第一写入辅助电路14_1将写入辅助电压提供给第一存储单元11_1。例如，该部分时段可以包括使能信号AS_en被激活为逻辑“0”的时段。写入辅助电压由第一写入辅助电路14_1产生的过程如下。
第一PMOS晶体管P1由逻辑“1”的使能条信号AS_enb截止。第二PMOS晶体管P2由逻辑“0”的使能信号AS_en导通。第一NMOS晶体管N1由变化为逻辑“1”的电压的第一位线BL1的电压导通。第二NMOS晶体管N2由变化为逻辑“0”的电压或地电压的第一补充位线BL1B的电压截止。通过第三、第四和第二PMOS晶体管P3、P4和P2以及第一NMOS晶体管N1，形成从具有单元电压VDDA的节点到具有地电压的第一补充位线BL1B的放电路径。例如，在真实数据DATA_t为逻辑“0”，并且补充数据DATA_c为逻辑“1”的情况下，通过与上述过程大致相同的过程，通过第三、第四和第二PMOS晶体管P3、P4和P2以及第二NMOS晶体管N2形成放电路径。在图5中，相同的描述被省略。
通过所形成的放电路径，节点nVDA1的电压降低到比单元电压VDDA低第三PMOS晶体管P3的源漏电压和第四PMOS晶体管P4的导通电压的电压。在下文中，该源漏电压和该导通电压的总和可以称为“增量(delta)电压”。在图2中，该导通电压是第四PMOS晶体管P4的源漏电压或栅源电压。例如，在第四PMOS晶体管P4的漏极与第三PMOS晶体管P3连接并且第四PMOS晶体管P4的源极与其栅极连接的情况下，该导通电压是第四PMOS晶体管P4的栅漏电压。减小后的电压作为写入辅助电压通过节点nVDA1提供给第一存储单元11_1。第二写入辅助电路142的配置和操作与第一写入辅助电路14_1的配置和操作基本相同。
图1和图2所示的第一写入辅助电路14_1在第一位线BL1或第一补充位线BL1B充分变化为地电压之后，开始产生写入辅助电压。例如，在变化过程的开始时间点被延迟的情况下，第一写入辅助电路14_1可能无法向第一存储单元11_1提供足够时间的写入辅助电压。
图3示出当第二列未被列选择信号Wcol选择时第二写入辅助电路14_2的操作。掉电信号PD和使能信号AS_en被输入为与参考图2所描述的相同。图3使用与图2类似的参考标号来指示第二写入辅助电路14_2内的类似元件。
由于未选择第二列，因此第二位线BL2和第二补充位线BL2B的电压并不分别由真实数据DATA_t和补充数据DATA_c改变。由于第二存储单元11_2与第一存储单元11_1连接相同的字线WL，因此第二存储单元11_2的第一和第二传输门PG1和PG2由字线电压导通。以下，与字线电压有效但列未被选择的情况相对应的列被称为“半选列”。
未被列选择信号Wcol选择的第二位线对BL2和BL2B被浮置。因此，第二位线BL2和第二补充位线BL2B分别由第一和第二反相器I1和I2变化为节点a和b的电压。例如，假设在节点a处存储逻辑“1”，并且在节点b处存储逻辑“0”。根据该假设，第二位线BL2变化为逻辑“1”的电压，并且第二补充位线BL2B变化为逻辑“0”的电压。因此，第一NMOS晶体管N1由第二位线BL2的电压导通。通过第三、第四和第二PMOS晶体管P3、P4和P2以及第一NMOS晶体管N1，形成从具有单元电压VDDA的节点到具有地电压的第二补充位线BL2B的放电路径。
例如，当在节点a处存储逻辑“0”并且在节点b处存储逻辑“1”的情况下，通过与本文关于图2所描述的过程基本相同的过程，通过第三、第四和第二PMOS晶体管P3、P4和P2以及第二NMOS晶体管N2形成放电路径。节点nVDA2的电压通过该放电路径减小为写入辅助电压。减小后的电压作为写入辅助电压通过节点nVDA2提供给第二存储单元112。
在图3的例子中，与不执行写入操作的半选列连接的第二写入辅助电路14_2进行操作以产生写入辅助电压。因此，静态随机存取存储器件10不必要地消耗功率。而且，第二存储单元11_2不执行数据写入操作。然而，由于低于单元电压VDDA的写入辅助电压被施加到第二存储单元11_2，因此存储在第二存储单元11_2中的数据可能不稳定。
图4是示出根据本发明构思的实施例的静态随机存取存储器件的配置的框图。参考图4，静态随机存取存储器件100可以包括第一存储单元110_1和第二存储单元110_2、输入/输出缓冲器120、第一写入驱动器130_1和第二写入驱动器130_2、以及第一写入辅助电路140_1和第二写入辅助电路140_2。第一存储单元110_1和第二存储单元110_2以及输入/输出缓冲器120的配置和操作与参考图1至图3描述的基本相同。在图4中，列选择信号Wcol[1：0]包括2比特信号，但是本发明构思不限于此。在图4的实施例中，向第二写入辅助电路140_2提供使能信号AS_en和使能条信号AS_enb。然而，根据本发明构思的实施例，可以向第二写入辅助电路140_2提供使能信号AS_en和使能条信号AS_enb中的至少一个。
不同于图1的写入驱动器13，第一写入驱动器130_1和第二写入驱动器130_2可以分别向第一写入辅助电路140_1和第二写入辅助电路140_2提供第一辅助选择信号AS_s1和第二辅助选择信号AS_s2。第一辅助选择信号AS_s1和第二辅助选择信号AS_s2可以基于列选择信号Wcol[1：0]由第一写入驱动器130_1和第二写入驱动器130_2生成。
与图1的第一写入辅助电路14_1和第二写入辅助电路14_2不同，图4的第一写入辅助电路140_1可以不与第一位线对BL1和BL1B连接，并且图4的第二写入辅助电路140_2可以不与第二位线对BL2和BL2B连接。根据列选择信号Wcol[1：0]从第一写入驱动器130_1和第二写入驱动器130_2中选择的一个写入驱动器可以向与该所选择的写入驱动器连接的列提供数据。未选择的写入驱动器不向与该未选择的写入驱动器连接的列提供数据。根据第一辅助选择信号AS_s1和第二辅助选择信号AS_s2从第一写入辅助电路140_1和第二写入辅助电路1402中选择的一个写入辅助电路可以向与该所选择的写入辅助电路连接的存储单元提供写入辅助电压。未选择的写入辅助电路可以向与该未选择的写入辅助电路连接的存储单元提供单元电压VDDA。
通过上述配置，不管位线的电压如何，第一写入辅助电路140_1和第二写入辅助电路140_2中的每一个都可以产生写入辅助电压。因此，产生和提供写入辅助电压所需的时间会减少。而且，通过第一辅助选择信号AS_s1和第二辅助选择信号AS_s2，第一写入辅助电路140_1和第二写入辅助电路140_2中的对应于半选列的写入辅助电路可以不进行产生写入辅助电压的操作。因此，半选列的存储单元可以更稳定地存储数据。而且，可以降低功耗。
图5和图6是示出根据本发明构思实施例的图4所示的第一写入辅助电路的配置和操作的视图。在描述第一写入辅助电路140_1a之前，将描述第一写入驱动器130_1a的示例配置。第二写入驱动器130_2a的配置和操作与第一写入驱动器130_1a的配置和操作基本相同。
第一写入驱动器130_1a可以包括第一和第二或非(NOR)逻辑NR1和NR2以及第四和第五NMOS晶体管N4和N5。第一NOR逻辑NR1可以对列选择信号Wcol[0]和真实数据DATA_t执行NOR操作以输出第一真实辅助选择信号AS_s1t。第四NMOS晶体管N4可以连接在第一位线BL1和地电压GND之间。第四NMOS晶体管N4可以根据第一真实辅助选择信号AS_s1t导通或截止，使得地电压GND被选择性地提供给第一位线BL1。
在未选择第一列的情况下，可以提供逻辑“1”的列选择信号Wcol[0]。第一NOR逻辑NR1可以输出逻辑“0”的第一真实辅助选择信号AS_s1t，而不管真实数据DATA_t如何。在这种情况下，第四NMOS晶体管N4可以截止，因此第一位线BL1浮置。因此，真实数据DATA_t不会提供给第一位线BL1。在选择第一列的情况下，可以提供逻辑“0”的列选择信号Wcol[0]。第一NOR逻辑NR1可以反转真实数据DATA_t并且可以输出反转后的结果作为第一真实辅助选择信号AS_s1t。第四NMOS晶体管N4可以根据第一真实辅助选择信号AS_s1t而导通或截止。与真实数据DATA_t相对应的信号可以通过第四NMOS晶体管N4的操作而传送到第一位线BL1。
第二NOR逻辑NR2可以对列选择信号Wcol[0]和补充数据DATA_c执行NOR操作以输出第一补充辅助选择信号AS_s1c。第五NMOS晶体管N5可以连接在第一补充位线BL1B和地电压GND之间。第五NMOS晶体管N5可以根据第一补充辅助选择信号AS_s1c导通或截止，使得地电压GND可以被选择性地提供给第一补充位线BL1B。与补充数据DATA_c相对应的信号被第二NOR逻辑NR2和第五NMOS晶体管N5传送到第一补充位线BL1B的过程基本上与通过第一NOR逻辑NR1和第四NMOS晶体管N4执行的过程相同。
在图5和图6的实施例中，图4所示的第一辅助选择信号AS_s1可以包括第一真实辅助选择信号AS_s1t和第一补充辅助选择信号AS_s1c。以下，将描述第一写入辅助电路140_1a的配置和操作。
第一写入辅助电路140_1a可以包括第一至第四PMOS晶体管P1至P4、第一至第三NMOS晶体管N1至N3、以及第三反相器I3。第一PMOS晶体管P1可以连接在单元电压VDDA和节点nVDA1之间。第一PMOS晶体管P1可以由作为第三反相器I3的输出的使能条信号AS_enb导通或截止。第二PMOS晶体管P2可以连接在节点nVDA1与节点n0之间。第二PMOS晶体管P2的栅极可以与地电压GND连接以便始终导通。第三PMOS晶体管P3可以连接在单元电压VDDA和节点n1之间。第三PMOS晶体管P3可以根据掉电信号PD而导通或截止。第四PMOS晶体管P4可以连接在节点n1和节点nVDA1之间。第四PMOS晶体管P4的一端可以与其栅极和节点nVDA1连接。
第一NMOS晶体管N1可以连接在节点n0和节点n2之间。第一NMOS晶体管N1可以根据第一真实辅助选择信号AS_s1t的电压导通或截止。第二NMOS晶体管N2可以连接在节点n0与节点n2之间。第二NMOS晶体管N2可以根据第一补充辅助选择信号AS_s1c的电压导通或截止。第三NMOS晶体管N3可以连接在节点n2与地电压GND之间。第三NMOS晶体管N3可以根据使能条信号AS_enb而导通或截止。
第二写入辅助电路140_2a可以不包括第三反相器I3。除了第三反相器I3之外，第二写入辅助电路140_2a的配置可以与第一写入辅助电路140_1a的配置基本相同。也就是说，可以从第一写入辅助电路1401a向第二写入辅助电路140_2a提供使能条信号AS_enb。
图5示出了当由列选择信号Wcol[0]选择第一列时第一写入辅助电路140_1a的操作。在图5和图6中，掉电信号PD和使能信号AS_en被输入为与参考图2所描述的相同。例如，假定真实数据DATA_t是逻辑“0”，并且补充数据DATA_c是逻辑“1”。在选择第一列的情况下，可以提供逻辑“0”的列选择信号Wcol[0]。第一NOR逻辑NR1可以对输入信号Wc ol[0]和DATA_t执行NOR操作，以输出逻辑“1”的第一真实辅助选择信号AS_s1t。第二NOR逻辑NR2可以对输入信号Wcol[0]和DATA_c执行NOR操作，以输出逻辑“0”的第一补充辅助选择信号AS_s1c。
在写入数据之前，第一位线BL1和第一补充位线BL1B可以用逻辑“1”的电压预充电。第四NMOS晶体管N4可以根据逻辑“1”的第一真实辅助选择信号AS_s1t而导通，并且因此第一位线BL1被放电至地电压GND。第五NMOS晶体管N5可以根据逻辑“0”的第一补充辅助选择信号AS_s1c而截止，并且因此保持对应于逻辑“1”的第一补充位线BL1B的电压。当将字线电压施加到字线WL时，第一反相器I1和第二反相器I2存储由第一位线BL1和第一补充位线BL1B的电压限定的数据。
在数据写入处理的部分时段中，第一写入辅助电路140_1a可以将写入辅助电压提供给第一存储单元110_1。写入辅助电压由第一写入辅助电路140_1a产生的过程如下。
第一PMOS晶体管P1可以由逻辑“1”的使能条信号AS_enb截止。第三NMOS晶体管N3可以由逻辑“1”的使能条信号AS_enb导通。第一NMOS晶体管N1可以由逻辑“1”的第一真实辅助选择信号AS_s1t导通。第二NMOS晶体管N2可以由逻辑“0”的第一补充辅助选择信号AS_s1c截止。结果，可以通过第三、第四和第二PMOS晶体管P3、P4和P2以及第一和第三NMOS晶体管N1和N3形成从单元电压VDDA到地电压GND的放电路径。
节点nVDA1的电压可以通过所形成的放电路径减小到比单元电压VDDA低了增量电压的电压。减小后的电压可以通过节点nVDA1作为写入辅助电压提供给第一存储单元1101。如参考图2所述，增量电压对应于第三PMOS晶体管P3的源漏电压和第四PMOS晶体管P4的导通电压之和。第二写入辅助电路140_2a的操作与第一写入辅助电路140_1a的操作基本相同。
不管第一位线BL1和第一补充位线BL1B的电压如何，图4和图5所示的第一写入辅助电路140_1a都可以响应于第一真实辅助选择信号AS__s1t和第一补充辅助选择信号AS_s1c产生写入辅助电压。因此，与图1的第一写入辅助电路14_1相比，第一写入辅助电路140_1a可以在相对较短的时间内向第一存储单元110_1提供写入辅助电压。
图6示出了当第一列对应于半选列时第一写入辅助电路140_1a的操作。由于未选择第一列，所以可以提供逻辑“1”的列选择信号Wcol[0]。第一NOR逻辑NR1可以输出逻辑“0”的第一真实辅助选择信号AS_s1t。第一NMOS晶体管N1可以根据逻辑“0”的第一真实辅助选择信号AS_s1t截止。第二NOR逻辑NR2可以输出逻辑“0”的第一补充辅助选择信号AS_s1c。第二NMOS晶体管N2可以根据逻辑“0”的第一补充辅助选择信号AS_s1c截止。
由于第一和第二NMOS晶体管N1和N2全部截止，所以可以不形成从单元电压VDDA到地电压GND的放电路径。结果，节点nVDA1被保持为在第一列被半选择之前设置的单元电压VDDA，而没有电压降。
与图1的第一写入辅助电路14_1相比，与半选列连接的第一写入辅助电路140_1a向第一存储单元110_1提供单元电压VDDA，而不是写入辅助电压。由于不执行产生写入辅助电压的不必要的操作，所以可以减少静态随机存取存储器件100的功耗。而且，在将数据存储在第一存储单元110_1中，第一写入辅助电路140_1a可以将单元电压VDDA提供给第一存储单元110_1。因此，即使在第一列对应于半选列的情况下，第一存储单元110_1也可以稳定地保存存储在其中的数据。
另外，将描述当执行写入掩码操作时第一写入驱动器130_1a和第一写入辅助电路140_1a如何操作。虽然写入掩码操作是数据写入操作，但在写入掩码操作期间，对与特定DQ连接的列也不执行写入操作。例如，在静态随机存取存储器件100包括八个DQ焊盘的情况下，静态随机存取存储器件100可以在每个时钟边缘通过这八个DQ焊盘接收八个数据位。然而，静态随机存取存储器件100可以不写入通过这八个DQ焊盘中由主机(未示出)请求的编号的DQ焊盘提供的数据。也就是说，静态随机存取存储器件100可以对与所请求的DQ焊盘连接的列(例如，第一列)执行写入掩码操作。
在第一写入驱动器130_1a执行写入掩码操作的情况下，因为第一列被选择，所以可以提供逻辑“0”的列选择信号Wcol[0]。然而，可以提供逻辑“1”的真实数据DATA_t和逻辑“1”的补充数据DATA_c。因此，第一NOR逻辑NR1可以输出逻辑“0”的第一真实辅助选择信号AS_s1t，并且第二NOR逻辑NR2可以输出逻辑“0”的第一补充辅助选择信号AS_s1c。第四和第五NMOS晶体管N4和N5可以分别由逻辑“0”的第一真实和补充辅助选择信号AS_s1t和AS_s1c截止。因此，第一位线BL1和第一补充位线BL1B中的每一个可以保持逻辑“1”的预充电电压。
而且，第一NMOS晶体管N1可以由逻辑“0”的第一真实辅助选择信号AS_s1t截止。第二NMOS晶体管N2可以由逻辑“0”的第一补充辅助选择信号AS_s1c截止。因此，可以不形成从单元电压VDDA到地电压GND的放电路径。结果，节点nVDA1可以被保持为在第一列被半选择之前设置的单元电压VDDA，而没有电压降。也就是说，在写入掩码操作中，第一写入辅助电路140_1a可以向第一存储单元110_1提供单元电压VDDA，而不是写入辅助电压。因此，第一存储单元110_1可以稳定地保持存储在其中的数据。
图7是用于描述图5和图6所示的第一写入辅助电路的操作的时序图。将参考图5和图6来描述图7。参考图7，第一写入驱动器130_1a和第一写入辅助电路140_1a可以在从t0到t2的时间段内执行写入操作。为了便于描述，在图7和图15中没有示出由逻辑电路产生的信号的延迟时间。而且，每个信号的余量可以根据设计环境而增加或减少。另外，在每个信号中，高电平可以是任何电压电平而不限于单元电压VDDA，低电平可以是任何电压电平而不限于地电压GND。
在从t0到t1的时间段内，可以将逻辑“1”的字线电压提供给字线WL。可以提供逻辑“0”的使能信号AS_en。可以提供逻辑“1”的使能条信号AS_enb。而且，可以提供逻辑“0”的真实数据DATA_t和逻辑“1”的补充数据DATA_c。
下面，首先，将在假设第一列对应于所选列的情况下描述信号的时序图。由于第一列被选择，所以可以从列解码器(未示出)将逻辑“0”的列选择信号Wcol[0]提供给第一写入驱动器130_1a。第一NOR逻辑NR1可以在逻辑上组合所提供的信号以输出逻辑“1”的第一真实辅助选择信号AS_s1t。第二NOR逻辑NR2可以在逻辑上组合所提供的信号以输出逻辑“0”的第一补充辅助选择信号AS_s1c。如参考图5所述，通过逻辑“1”的第一真实辅助选择信号AS_s1t，第一写入辅助电路140_1a的第一电源电压VDA1可以变成比单元电压VDDA低了增量电压ΔV的写入辅助电压。写入辅助电压可以被提供给第一存储单元110_1。
第四NMOS晶体管N4可以根据逻辑“1”的第一真实辅助选择信号AS_s1t而导通，并且因此第一位线BL1的电压可以放电至地电压GND。第五NMOS晶体管N5可以根据逻辑“0”的第一补充辅助选择信号AS_s1c而截止，并且因此可以保持第一补充位线BL1B的预充电的电压电平。接下来，第一位线BL1的电压可以被传送到节点a，并且第一补充位线BL1B的电压可以被传送到节点b。第一存储单元110_1的第一和第二反相器I1和I2可以变化为节点a和b的电压。该变化过程可以在t1之前完成。结果，在写入操作期间，从t0到t1，第一存储单元110_1可以用写入辅助电压来驱动。
在时间点t1，使能条信号AS_enb可以转变为逻辑“0”。因此，第一写入辅助电路1401a的第一电源电压VDA1可以再次转变为单元电压VDDA。单元电压VDDA可以被提供给第一存储单元110_1。从t1到t2，第一存储单元110_1可以保持写入的数据。
在时间点t2之后，逻辑“0”的字线电压可以被提供给字线WL。第一存储单元110_1可以与第一位线对BL1和BL1B隔离。在这种情况下，可以不选择第一列，并且可以提供逻辑“1”的列选择信号Wcol[0]。而且，可以提供逻辑“1”的真实数据DATA_t和逻辑“1”的补充数据DATA_c。因此，第一真实辅助选择信号AS_s1t和第一补充辅助选择信号AS_s1c中的每一个可以被设置为逻辑“0”。在这种情况下，由于第四和第五NMOS晶体管N4和N5截止，所以第一位线BL1和第一补充位线BL1B可以浮置。尽管未示出，但是第一位线BL1和第一补充位线BL1B中的每一个的电压可以通过随后的预充电操作再次变为逻辑“1”的电压。
在下文中，将在假定第一列对应于半选列的情况下描述信号的时序图。在时间段t0到t2中，由于未选择第一列，因此可以将逻辑“1”的列选择信号Wcol[0]从列解码器(未示出)提供给第一写入驱动器130_1a。第一NOR逻辑NR1可以输出逻辑“0”的第一真实辅助选择信号AS_s1t，而不管真实数据DATA_t如何。第二NOR逻辑NR2可以输出逻辑“0”的第一补充辅助选择信号AS_s1c，而不管补充数据DATA_c如何。如参考图6所述，第一写入辅助电路140_1a的第一电源电压VDA1可以变为单元电压VDDA。单元电压VDDA可以被提供给第一存储单元110_1。此外，第四和第五NMOS晶体管N4和N5可以分别由逻辑“0”的第一真实和补充辅助选择信号AS_s1t和AS_s1c截止。在这种情况下，第一位线BL1和第一补充位线BL1B中的每一个可以浮置。
在t1之前的时间点，例如，第一存储单元110_1的节点a的电压可以具有地电压GND的电平(对应于逻辑“0”)，并且节点b的电压可以具有单元电压VDDA的电平(对应于逻辑“1”)。在时间点t1，第一存储单元110_1的第一传输门PG1和第二传输门PG2可以由提供给字线WL的字线电压而导通，并且因此第一存储单元110_1可以与第一位线对BL1和BL1B连接。由于节点a的电压被传送到第一位线BL1，所以第一位线BL1的电压可以具有地电压GND的电平。由于节点b的电压被传送到第一补充位线BL1B，所以第一补充位线BL1B的电压可以具有单元电压VDDA的电平。
在时间点t2之后，可以将逻辑“0”的字线电压提供给字线WL。第一写入辅助电路1401a可以与第一位线对BL1和BL1B隔离。第一存储单元110_1可以维持节点a和b的电压。第一位线BL1和第一补充位线BL1B中的每一个的电压可以通过随后的预充电操作再次变为逻辑“1”的电压。结果，在写入操作期间，与半选列连接的第一存储单元110_1可以以单元电压VDDA来驱动。
图8和图9是示出根据图5和图6的实施例的第一写入辅助电路和第二写入辅助电路的布局的视图。第一写入辅助电路140_1a和第二写入辅助电路140_2a在图8中示出。第一写入辅助电路140_1a和第二写入辅助电路140_2a的配置基本上与参照图4至图7所描述的相同。如参考图5所述，可以从第一写入辅助电路140_1a的第三反相器I3向第二写入辅助电路140_2a提供使能条信号AS_enb。第一写入辅助电路140_1a可以将第一电源电压VDA1提供给与第一列连接的第一存储单元110_1。第二写入辅助电路140_2a可以将第二电源电压VDA2提供给与第二列连接的第二存储单元110_2。第二写入辅助电路140_2a的第五至第八PMOS晶体管P5至P8可以分别与第一写入辅助电路140_1a的第一至第四PMOS晶体管P1至P4相同或类似地操作。第二写入辅助电路140_2a的第七至第九NMOS晶体管N7至N9可以分别与如本文所述的第一写入辅助电路140_1a的第一至第三NMOS晶体管N1至N3相同或类似地操作。
第一写入辅助电路140_1a和第二写入辅助电路140_2a的布局在图9中示出。图9中所示的晶体管形成在衬底上。尽管未示出，但是可以在衬底上形成有源区域。有源区域可以包括用于形成晶体管的源极和漏极区域以及沟道区域。例如，衬底可以是硅衬底、锗衬底或绝缘体上硅(SOI)衬底。在图9中，晶体管的栅极可以沿方向D1形成在衬底上。这里，形成栅极的方向称为“D1方向”。并且，与D1方向垂直的方向称为“D2方向”。这只是一个例子，D2方向可以是与D1方向相交的任何方向。
在图9中，第一至第四PMOS晶体管P1至P4的排列顺序以及第一至第三NMOS晶体管N1至N3的排列顺序仅仅是示例性实施例。此外，第五至第八PMOS晶体管P5至P8的排列顺序以及第七至第九NMOS晶体管N7至N9的排列顺序仅仅是示例性实施例。
下文中，将参照图9对布局进行描述。第一、第二和第三NMOS晶体管N1、N2和N3可以沿与D2方向相反的方向设置在设置第一列的区域中。而且，构成第三反相器I3的反相器NMOS晶体管NM_inv可以在与D2方向相反的方向上与第三NMOS晶体管N3相邻设置。
用于形成PMOS晶体管的N阱NWELL可以形成在衬底上，从而在D1方向上与NMOS晶体管N1至N3及NM_inv分隔开。第二、第一、第四和第三PMOS晶体管P2、P1、P4和P3可以沿与D2方向相反的方向设置在N阱NWELL中设置第一列的区域中。而且，构成第三反相器I3的反相器PMOS晶体管PM_inv可以在与D2方向相反的方向上与第三PMOS晶体管P3相邻地设置。
第一NMOS晶体管N1可以通过节点n0(参考图8)沿D1方向与第二PMOS晶体管P2连接。节点n0的至少一部分可以以接触区域CA形成。接触区域CA可以形成在与第一金属m1不同的层中。将参照图10更全面地描述形成接触区域CA的位置。以接触区域CA形成的节点n0可以不与第一金属m1连接。因此，可以降低布置第一金属m1的复杂度。
第六、第五、第八和第七PMOS晶体管P6、P5、P8和P7可以沿与D2方向相反的方向设置在N阱NWELL中设置第二列的区域中。第七至第九NMOS晶体管N7至N9可以在与D2方向相反的方向上设置，从而在D1方向上与PMOS晶体管P5至P8分隔开。
第七NMOS晶体管N7可以通过节点nn0(参考图8)沿D1方向与第六PMOS晶体管P6连接。节点nn0的至少一部分可以以接触区域CA形成。如上所述，以接触区域CA形成的节点nn0可以不与第一金属m1连接。
在图9的布局中，在衬底上形成一个N阱NWELL，从而在其中设置PMOS晶体管P1至P8和PM_inv。因此，可以使与NMOS晶体管的距离最小化，以便可以正常地形成N阱NWELL。而且，在图9中，晶体管按照NMOS晶体管的区域、PMOS晶体管的区域、NMOS晶体管的区域的顺序设置。因此，未示出的其他列也可以朝向图9的布局的两侧(D1方向或与D1方向相反的方向)进行设置。结果，第一写入辅助电路1401a和第二写入辅助电路140_2a的布局区域可以被最小化。
图10是用于描述图9所示的接触区域的视图。首先，可以在衬底210上形成栅极GT。第一源/漏区域220_1和第二源/漏区域220_2可以形成在栅极GT的两侧的衬底210中。尽管未示出，但是沟道可以形成在衬底210中的第一源/漏区域220_1和第二源/漏区域220_2之间。栅极GT、第一源/漏区域220_1和第二源/漏区域220_2以及沟道可以构成一个晶体管。
栅极绝缘层230可以形成在栅极GT和衬底210之间。第一和第二间隔体240_1和240_2可以形成在栅极GT的两个侧表面上。覆盖层250可以形成在栅极GT上。第一层间绝缘层260可以形成在衬底210上以围绕栅极绝缘层230、第一和第二间隔体240_1和240 2以及覆盖层250。例如，栅极绝缘层230、第一和第二间隔体240_1和240_2、覆盖层250以及第一层间绝缘层260中的每一个可以由绝缘材料形成。
第一接触区域CA1和第二接触区域CA2可以在方向D4上形成为与第一层间绝缘层260相交。在一些实施例中，方向D4可以与方向D1和D2两者相交。第一接触区域CA1可以直接或间接连接第一源/漏区域220_1，第二接触区域CA2可以直接或间接连接第二源/漏区域220_2。例如，第一接触区域CA1和第二接触区域CA2中的每一个可以由导电材料形成。
第二层间绝缘层270可以形成在第一层间绝缘层260上。第一金属m1可以在与方向D4相交的方向D2上形成在第二层间绝缘层270中。可以在与D4方向相反的方向上形成通孔以便与第一金属m1连接。第一接触区域CA1可以通过该通孔与第一金属m1的层连接。然而，可以不形成用于与第二接触区域CA2连接的通孔。因此，第二接触区域CA2可以不与第一金属m1连接。
在图9中，各节点n0和nn0的至少一部分可以包括接触区域CA。然而，节点n0和nn0可以与第一金属m1分隔开。因此，在节点n0和nn0与第一金属m1相交的区域，接触区域CA可以与接触区域CA2基本相同地形成。结果，节点n0和nn0可以不与第一金属m1连接。
图11和图12是示出根据本发明构思的另一个实施例的图4所示的第一写入辅助电路的配置和操作的视图。在描述第一写入辅助电路140_1b之前，将描述第一写入驱动器130_1b的示例配置。第二写入驱动器130_2b的配置和操作与第一写入驱动器130_1b的配置和操作基本相同。
第一写入驱动器1301b可以包括第四至第六反相器I4至I6、第三NOR逻辑NR3以及第十和第十一NMOS晶体管N10和N11。第四反相器I4可以反转补充数据DATA_c，并且可以将反转后的结果输出到第十NMOS晶体管N10的一端。也就是说，第四反相器I4可以输出对应于真实数据DATA_t的信号。第五反相器I5可以反转真实数据DATA_t，并且可以将反转后的结果输出到第十一NMOS晶体管N11的一端。也就是说，第五反相器I5可以输出对应于补充数据DATA_c的信号。
第六反相器I6可以反转列选择信号Wcol[0]，并且可以输出反转后的结果作为列选择条信号Wcolb。列选择条信号Wcolb可以被提供给第十和第十一NMOS晶体管N10和N11的栅极以及第一写入辅助电路140_1b。
第十NMOS晶体管N10可以连接在第一位线BL1和第一反相器I 1的输出之间。第十NMOS晶体管N10可以根据列选择条信号Wcolb导通或截止，使得第四反相器I4的输出被选择性地提供给第一位线BL1。在未选择第一列的情况下，可以提供逻辑“1”的列选择信号Wcol[0]。第六反相器I6可以输出逻辑“0”的列选择条信号Wcolb。在这种情况下，第十NMOS晶体管N10可以截止，因此第一位线BL1可以浮置。因此，第四反相器I4的输出(即，真实数据DATA_t)可以不传送到第一位线BL1。
在选择第一列的情况下，可以提供逻辑“0”的列选择信号Wcol[0]。第十反相器I10可以输出逻辑“1”的列选择条信号Wcolb。由于第十NMOS晶体管N10可以由逻辑“1”的列选择条信号Wcolb导通，所以第一位线BL1可以与第四反相器I4的输出连接。因此，第四反相器I4的输出(即，真实数据DATA_t)可以传送到第一位线BL1。
第十一NMOS晶体管N11可以连接在第一补充位线BL1B和第五反相器I5的输出之间。响应于列选择条信号Wcolb，第十一NMOS晶体管N11可以选择性地将第五反相器I5的输出信号提供给第一补充位线BL1B。第五反相器I5的输出(即，补充数据DATA_c)由第五反相器I5和第六反相器I6以及第十一NMOS晶体管N11传送到第一补充位线BL1B的过程基本上与通过第四和第六反相器I4和I6以及第十NMOS晶体管N10执行的过程相同。
在掉电模式下，可以提供逻辑“1”的信号SL。尽管在图4中未示出，但还可以向图11和图12的第一写入驱动器130_1b提供信号SL。信号SL可以由控制器(未示出)提供。逻辑“0”的信号SL可以在诸如读取操作或写入操作的操作期间提供。在下文中，假设提供了逻辑“0”的信号SL。
第三NOR逻辑NR3可以对真实数据DATA_t、补充数据DATA_c和信号SL执行NOR运算以输出第一辅助选择信号AS_s1。在将数据写入第一存储单元110_1的情况下，真实数据DATA_t或补充数据DATA_c可具有逻辑“1”。因此，当将数据写入第一存储单元110_1时，第一辅助选择信号AS_s1可以具有逻辑“0”。
以下，将描述第一写入辅助电路140_1b的配置和操作。第一写入辅助电路140_1b可以包括第一至第四PMOS晶体管P1至P4、第一和第三NMOS晶体管N1和N3、以及第四NOR逻辑NR4。第一PMOS晶体管P1可以连接在单元电压VDDA和节点nVDA1之间。第一PMOS晶体管P1可以由作为第四NOR逻辑NR4的输出的使能条信号ASenb导通或截止。第二PMOS晶体管P2可以连接在节点nVDA1与节点n0之间。第二PMOS晶体管P2的栅极可以与地电压GND连接以便始终导通。
第三PMOS晶体管P3可以连接在单元电压VDDA和节点n1之间。第三PMOS晶体管P3可以根据掉电信号PD而导通或截止。第四PMOS晶体管P4可以连接在节点n1和节点nVDA1之间。第四PMOS晶体管P4的一端可以与其栅极和节点nVDA1连接。第一NMOS晶体管N1可以连接在节点n0和节点n2之间。第一NMOS晶体管N1可以根据列选择条信号Wcolb而导通或截止。第三NMOS晶体管N3可以连接在节点n2与地电压GND之间。第三NMOS晶体管N3可以根据使能条信号AS_enb而导通或截止。
第四NOR逻辑NR4可以对第一辅助选择信号AS_s1和使能信号AS_en执行NOR操作。如本文所述，当将数据写入第一存储单元110_1时，第一辅助选择信号AS_s1可以具有逻辑“0”。因此，在数据写入操作期间，第四NOR逻辑NR4可将使能信号AS_en反相以输出使能条信号AS_enb。
图11示出了当由列选择信号Wcol[0]选择第一列时第一写入辅助电路140_1b的操作。掉电信号PD和使能信号AS_en可以被输入为与参考图2所描述的相同。在选择第一列的情况下，可以提供逻辑“0”的列选择信号Wcol[0]。第六反相器I6可以输出逻辑“1”的列选择条信号Wcolb。第三NOR逻辑NR3可以对真实数据DATA_t、补充数据DATA_c和信号SL执行NOR运算。第三NOR逻辑NR3可以输出逻辑“0”的第一辅助选择信号AS_s1。
例如，假定真实数据DATA_t是逻辑“0”，并且补充数据DATA_c是逻辑“1”。第四反相器I4可以输出逻辑“0”。第五反相器I5可以输出逻辑“1”。在写入数据之前，第一位线BL1和第一补充位线BL1B可以用逻辑“1”的电压预充电。第十和第十一NMOS晶体管N10和N11可以由逻辑“1”的列选择条信号Wcolb导通。作为第四反相器I4的输出的逻辑“0”的电压可以被提供给第一位线BL1。作为第五反相器I5的输出的逻辑“1”的电压可以被提供给第一补充位线BL1B。当将字线电压施加到字线WL时，第一存储单元110_1可以存储由第一位线BL1和第一补充位线BL1B的电压限定的数据。
在数据写入处理的部分时段中，第一写入辅助电路140_1b可以将写入辅助电压提供给第一存储单元110_1。写入辅助电压由第一写入辅助电路140_1b产生的过程如下。
第四NOR逻辑NR4可以对逻辑“0”的第一辅助选择信号AS_s1和逻辑“0”的使能信号AS_en执行NOR操作。第四NOR逻辑NR4可以输出逻辑“1”的使能条信号AS_enb。通过使能条信号AS_enb，第一PMOS晶体管P1截止，第三NMOS晶体管N3导通。第一NMOS晶体管N1由逻辑“1”的列选择条信号Wcolb导通。第三PMOS晶体管P3由逻辑“0”的掉电信号PD导通。结果，通过第三、第四和第二PMOS晶体管P3、P4和P2以及第一和第三NMOS晶体管N1和N3形成从单元电压VDDA到地电压GND的放电路径。节点nVDA1的电压通过所形成的放电路径减小到比单元电压VDDA低了增量电压的电压。
减小后的电压作为写入辅助电压通过节点nVDA1提供给第一存储单元110_1。第二写入辅助电路140_2b的操作与第一写入辅助电路140_1b的操作基本相同。
图12示出了当第一列对应于半选列时第一写入辅助电路140_1b的操作。由于未选择第一列，所以可以提供逻辑“1”的列选择信号Wcol[0]。第六反相器I6可以输出逻辑“0”的列选择条信号Wcolb。第一NMOS晶体管N1可以由逻辑“0”的列选择条信号Wcolb截止。
由于第一NMOS晶体管N1截止，所以可以不形成从单元电压VDDA到地电压GND的放电路径。结果，节点nVDA1的电压可以不减小。节点nVDA1可以被保持为在第一列被半选择之前设置的单元电压VDDA。也就是说，在第一列被半选择的情况下，第一写入辅助电路140_1b可以向第一存储单元110_1提供单元电压VDDA，而不是写入辅助电压。
将描述当执行写入掩码操作时第一写入驱动器130_1b和第一写入辅助电路140_1b如何操作。在第一写入驱动器130_1b执行写入掩码操作的情况下，因为第一列被选择，所以可以提供逻辑“0”的列选择信号Wcol[0]。可以提供逻辑“0”的真实数据DATA_t和逻辑“0”的补充数据DATA_c。可以提供逻辑“0”的信号SL。因此，第三NOR逻辑NR3可以对三个逻辑“0”的输入执行NOR操作，以输出逻辑“1”的第一辅助选择信号AS_s1。也就是说，无论使能信号AS_en如何，第四NOR逻辑NR4都可以输出逻辑“0”的使能条信号AS_enb。
第一PMOS晶体管P1可以由逻辑“0”的使能条信号AS_enb导通。第三NMOS晶体管N3可以根据逻辑“0”的使能条信号AS_enb截止。由于第三NMOS晶体管N3截止，所以可以不形成从单元电压VDDA到地电压GND的放电路径。结果，节点nVDA1可以被保持为单元电压VDDA，而没有电压降。也就是说，在写入掩码操作中，第一写入辅助电路140_1b可以向第一存储单元110_1提供单元电压VDDA，而不是写入辅助电压。因此，第一存储单元110_1可以稳定地保持存储在其中的数据。
图13和图14是用于描述图11和图12所示的第四NOR逻辑NR4的配置的视图。可以考虑使能信号AS_en和第一辅助选择信号AS_s1的电压电平来设计第四NOR逻辑NR4。
例如，图4的静态随机存取存储器件100可以执行DVFS(动态电压频率调整)操作。DVFS是通过基于主机(未示出)和静态随机存取存储器件100的工作负载改变静态随机存取存储器件100的操作速度和驱动电压来降低功耗的技术。
在图14中例示了与DVFS操作相关联的信号AS_en和AS_s1的电压、以及单元电压VDDA。使能信号AS_en和第一辅助选择信号AS_s1可以从第一写入驱动器130_1a提供。第一写入驱动器130_1a可以用电平与单元电压VDDA不同的电压来驱动。通过DVFS操作，第一写入驱动器130_1a的驱动电压可以不同于单元电压VDDA。因此，由第一写入驱动器130_1a产生的使能信号AS_en和第一辅助选择信号AS_s1中的至少一个的逻辑“1”的电压可以不同于单元电压VDDA。例如，如图14所示，使能信号AS_en和第一辅助选择信号AS_s1中的每一个的逻辑“1”的电压可以变得低于单元电压VDDA。
回到图13，第四NOR逻辑NR4的配置可以如下。第一PMOS晶体管PM1可以连接在单元电压VDDA和节点n3之间。第一PMOS晶体管PM1可以根据第一辅助选择信号AS_s1导通或截止。第二PMOS晶体管PM2连接在节点n3和节点n4之间。第二PMOS晶体管PM2可以根据使能信号AS_en导通或截止。第一和第二NMOS晶体管NM1和NM2可以并联连接在节点n4和地电压GND之间。第一NMOS晶体管NM1可根据使能信号AS_en导通或截止。第二NMOS晶体管NM2可以根据第一辅助选择信号AS_s1导通或截止。
第四NOR逻辑NR4可以输出节点n4的电压作为使能条信号AS_enb。当第一NMOS晶体管NM1或第二NMOS晶体管NM2导通时，可以形成对应于逻辑“0”的节点n4的电压。然而，在使能信号AS_en和第一辅助选择信号AS_s1的电压电平低于单元电压VDDA的电平的情况下，第一PMOS晶体管PM1和第二PMOS晶体管PM2可能不会完全截止。而且，第一NMOS晶体管NM1和第二NMOS晶体管NM2可能不会完全导通。
为此，在图14的例子中，根据本发明构思的实施例，第四NOR逻辑NR4可以被设计为使得第一和第二NMOS晶体管NM1和NM2的驱动能力大于或等于第一和第二PMOS晶体管PM1和PM2的驱动能力。因此，即使在输入信号的电压低于单元电压VDDA的情况下，第四NOR逻辑NR4也可以稳定地输出逻辑“0”的电压。
图15是用于描述图11和图12所示的第一写入辅助电路1401b的操作的时序图。将参考图11和图12来描述图15。参考图15，第一写入驱动器1301b和第一写入辅助电路1401b可以在从t0到t2的时间段内执行写入操作。
在从t0到t1的时间段内，可以将逻辑“1”的字线电压提供给字线WL。接下来，可以提供逻辑“0”的使能信号AS_en。而且，可以提供逻辑“0”的真实数据DATA_t和逻辑“1”的补充数据DATA_c。第三NOR逻辑NR3输出逻辑“0”的第一辅助选择信号AS_s1。第四NOR逻辑NR4对使能信号AS_en和第一辅助选择信号AS_s1执行NOR操作以输出逻辑“1”的使能条信号AS_enb。通过逻辑“1”的使能条信号AS_enb，第一PMOS晶体管P1截止，第三NMOS晶体管N3导通。
这里将在假定第一列对应于所选列的情况下描述信号的时序图。由于第一列被选择，所以可以从列解码器(未示出)将逻辑“0”的列选择信号Wcol[0]提供给第一写入驱动器1301b。第六反相器I6可以输出逻辑“1”的列选择条信号Wcolb。如参考图11所述，通过逻辑“1”的列选择条信号Wcolb，第一写入辅助电路140_1b的第一电源电压VDA1是比单元电压VDDA低了增量电压ΔV的写入辅助电压。写入辅助电压被提供给第一存储单元110_1。
而且，第十和第十一NMOS晶体管N10和N11可以由逻辑“1”的列选择条信号Wcolb导通。之后，从第四反相器I4输出的逻辑“0”的电压可以被提供给第一位线BL1，并且从第五反相器I5输出的逻辑“1”的电压可以被提供给第一补充位线BL1B。第一位线BL1的电压可以被传送到节点a，并且第一补充位线BL1B的电压可以被传送到节点b。第一存储单元110_1的第一和第二反相器I1和I2可以变化为节点a和b的电压。该变化过程可以在t1之前完成。
在时间点t1，使能条信号AS_enb可以转变为逻辑“0”。通过使能条信号AS_enb，第一PMOS晶体管P1可以导通，第三NMOS晶体管N3可以截止。因此，第一写入辅助电路140_1b的第一电源电压VDA1可以再次转变为单元电压VDDA。单元电压VDDA可以被提供给第一存储单元110_1。从t1到t2，第一存储单元110_1可以保持写入的数据。
在时间点t2之后，可以将逻辑“0”的字线电压提供给字线WL。由于第一传输门PG1和第二传输门PG2由逻辑“0”的字线电压截止，所以第一存储单元110_1可以与第一位线对BL1和BL1B隔离。而且，真实数据DATA_t和补充数据DATA_c中的每一个可以具有逻辑“1”。
第一列未被选择，并且提供逻辑“1”的列选择信号Wcol[0]。列选择条信号Wcolb可以是逻辑“0”。在这种情况下，第十和第十一NMOS晶体管N10和N11可以截止，因此，第一位线BL1和第一补充位线BL1B可以浮置。尽管未示出，但是第一位线BL1和第一补充位线BL1B中的每一个的电压可以通过随后的预充电操作再次变为逻辑“1”的电压。结果，在写入操作期间，从t0到t1，第一存储单元1101可以用写入辅助电压来驱动。
在下文中，将在假定第一列对应于半选列的情况下描述信号的时序图。在时间段t0到t1中，由于未选择第一列，因此可以将逻辑“1”的列选择信号Wcol[0]从列解码器(未示出)提供给第一写入驱动器130_1b。第六反相器I6可以输出逻辑“0”的列选择条信号Wcolb。如参考图12所述，第一写入辅助电路140_1b的第一电源电压VDA1可以是单元电压VDDA。单元电压VDDA可以被提供给第一存储单元110_1。此外，第十和第十一NMOS晶体管N10和N11可以由逻辑“0”的列选择条信号Wcolb截止，因此，第一位线BL1和第一补充位线BL1B可以浮置。
在t1之前的时间点，例如，第一存储单元110_1的节点a的电压可以具有地电压GND的电平(对应于逻辑“0”)，并且节点b的电压可以具有单元电压VDDA的电平(对应于逻辑“1”)。如参考图7所述，在时间点t1时，由于节点a的电压被传送到第一位线BL1，所以第一位线BL1的电压可以具有地电压GND的电平。由于节点b的电压被传送到第一补充位线BL1B，所以第一补充位线BL1B的电压可以具有单元电压VDDA的电平。
在时间点t2之后，可以将逻辑“0”的字线电压提供给字线WL。第一存储单元110_1可以与第一位线对BL1和BL1B隔离。第一存储单元110_1可以维持节点a和b的电压。在时间点t2之后，第一位线BL1和第一补充位线BL1B中的每一个的电压可以通过预充电操作再次变为逻辑“1”的电压。结果，在写入操作期间，与半选列连接的第一存储单元110_1可以以单元电压VDDA来驱动。
图16是示出根据本发明构思的另一实施例的静态随机存取存储器件的配置的框图。参考图16，静态随机存取存储器件1000可以包括存储单元阵列1100、输入/输出缓冲器1200、写入驱动器1300、写入辅助电路1400、控制器1500、行解码器1600和列解码器1700。
存储单元阵列1100可以包括用于存储数据的多个存储单元1110_1至1110_4。例如，多个存储单元1110_1至1110_4可以包括参考图1至图15描述的第一存储单元11_1或110_1以及第二存储单元11_2或110_2。多个存储单元1110_1至1110_4可以连接至多个字线和多个位线对。例如，存储单元1110_1和1110_2可以与第一位线对BL1和BL1B连接。而且，存储单元1110_3和1110_4可以与第n位线对BLn和BLnB连接。存储单元1110_1和1110_3可以由第m字线WLm选择，存储单元1110_2和1110_4可以由第一字线WL1选择。
可以向输入/输出缓冲器1200提供来自焊盘DQ的数据。输入/输出缓冲器1200可以向写入驱动器1300提供缓冲数据DATA。输入/输出缓冲器1200可以对应于参照图1和图4描述的输入/输出缓冲器12或120。
可以从列解码器1700向写入驱动器1300提供列选择信号Wcol。尽管未示出，但是可以从列解码器1700向写入驱动器1300提供列地址。写入驱动器1300可以将数据写入由列选择信号Wcol和列地址选择的存储单元中。写入驱动器1300可以将所生成的辅助选择信号AS_s提供给写入辅助电路1400。写入驱动器1300可以包括参考图4至图15描述的写入驱动器130a和/或130b。
根据本发明构思的实施例的静态随机存取存储器件1000可以包括写入辅助电路1400。写入辅助电路1400可以将低于单元电压VDDA的写入辅助电压提供给所选列中的存储单元当中要写入数据的存储单元。写入辅助电路1400可以将单元电压VDDA提供给半选列的存储单元。也就是说，写入辅助电路1400可以辅助多个存储单元1110_1至1110_4当中的连接至所选列的存储单元的写入操作。写入辅助电路1400可以包括参考图4至图15描述的写入辅助电路140a和/或140b。
控制器1500可以响应于控制信号/CS、/OE和/WR以及外部设备(例如，主机、存储器控制器和/或存储器接口)的地址ADD来控制静态随机存取存储器件1000的整体操作。例如，控制器1500可以控制静态随机存取存储器件1000的读取操作和写入操作。控制器1500可以基于控制信号/CS、/OE和/WR以及地址ADD来产生掉电信号PD和使能信号AS_en。在图11至图15的实施例中，控制器1500还可以产生信号SL。控制器1500可以向写入辅助电路1400提供掉电信号PD、使能信号AS_en和信号SL(未示出)中的至少一个。控制器1500可以解码地址ADD。控制器1500可以将解码后的行地址提供给行解码器1600，并将解码后的列地址提供给列解码器1700。
行解码器1600可以响应于行地址而选择多个字线WL1至WLm中的一个。列解码器1700可以基于解码后的列地址来产生列选择信号Wcol。列选择信号Wcol可以被提供给写入驱动器1300。列解码器1700还可以将解码后的列地址提供给写入驱动器1300。
根据本发明构思的实施例的存储器件可以包括对所选列进行操作的写入辅助电路。根据本发明构思的实施例，提供写入辅助电压的速度可以得到提高，并且由于不必要的写入辅助操作被消除，所以可以减少功耗。
应当理解，尽管在本文中使用术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区域、层、部分、部件、组件和/或元件，但是这些构件、区域、层、部分、部件、组件和/或元素不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、部件、组件或元件与其他构件、区域、部分、部件、组件或元件区分开。因此，在不脱离本发明构思的范围的前提下，下面描述的第一构件、区域、部分、部件、组件或元件也可以被称为第二构件、区域、部分、部件、组件或元件。例如，在不脱离本发明构思的范围的前提下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。
为了便于描述在本文中可以使用空间上的相对术语如“下方”、“之下”、“下部”、“上方”、“上部”等来描述一个元件或特征与另一元件或特征在附图中示出的关系。将理解的是，空间上的相对术语除了包括附图中示出的方向之外，还意在包含设备在使用中或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“下方”或者“之下”的元件将定向在其它元件或者特征的“上方”。因此，示例术语“下方”可以涵盖上方和下方两种取向。所述设备可以以其他方式定向(旋转90度或在其他方向)，且可以相应地解释本文中使用的空间相对描述符。
本文使用的术语仅仅是为了描述具体实施例的目的，而并非意在限制示例实施例。本文中使用的单数形式“一”、“一个”和“该”意在还包括复数形式，除非上下文另外明确指出。还应理解，术语“包括”、“具有”和/或“包含”在本文中使用时指定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有本发明构思所属领域的普通技术人员通常所理解的相同意义。还将理解，诸如在通用词典中定义的术语应被解释为与它们在本说明书的上下文和相关技术中的意义相一致，而不应被解释为理想或过于正式的意义，除非本文明确地如此定义。
在附图中，应预期到例如由于制造技术和/或公差造成的与所示意形状的不同。因此，本发明构思的示例实施例不应解释为受限于在本文示出的区域的具体形状，而应解释为包括例如由于制造工艺而造成的形状偏差。例如，示为矩形形状的蚀刻区域可以是圆形或特定曲率形状。因此，附图中所示出的区域本质上是示意性的，并且附图中所示出的区域的形状旨在说明器件区域的特定形状，并非旨在限制本发明构思的范围。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。诸如“……中的至少一个”之类的表述在元素列表之前时修饰整个元素列表，而不是修饰列表中的单独元素。
应理解，当提及元件“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用于描述元件或层之间关系的其他词语应以类似的方式来解释(例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”等)。
贯穿附图，类似附图标记表示类似的元素。因此，相同或相似的数字可以参照其他附图来描述，即使它们在对应的图中既未提及也未描述。另外，也可以参照其他附图来描述没有用附图标记表示的元件。
尽管已经参照本文的实施例描述了本发明构思，但是对于本领域技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解的是：上述实施例不是限制性的而是说明性的。