本申请主张在2017年04月05日提出的申请号为62/481,713的美国临时专利申请的权利，其主题以引用方式并入本文中。
技术领域
本发明涉及存储器设备、存储器控制器和存储器系统，且更具体而言，涉及根据所选择的时钟信号进行操作的存储器设备、存储器控制器和存储器系统。
背景技术：
通常，存储器系统包括存储器控制器和存储器设备。存储器控制器与存储器设备连接。存储器控制器将数据写入到存储器设备，或者自存储器设备读取数据。例如，双数据速率DRAM(也简称为DDR DRAM)是通用存储器设备之一。
图1示出了传统的存储器系统。如图1所示，存储器系统100包括存储器控制器110以及存储器设备120、130。此外，存储器控制器110的多个引脚与存储器设备120、130的相应引脚连接，以为了发送各种信号。例如，存储器设备120和存储器设备130均是双数据速率DRAM。
如图1所示，存储器控制器110的信号包括两个时钟信号，即CK1与CK2，两个芯片选择信号，即CS0与CS1，(m+1)个命令信号，即CMD[m:0]，以及(n+1)个数据信号，即DQ[n:0]。芯片选择信号CS0被发送至存储器设备120。芯片选择信号CS1被发送至存储器设备130。
时钟信号CK1、时钟信号CK2、命令信号CMD[m:0]以及数据信号DQ[n:0]均是共享信号。也就是说，存储器设备120和存储器设备130均接收时钟信号CK1、时钟信号CK2和命令信号CMD[m:0]，并且存储器设备120和存储器设备130均接收或者发送数据信号DQ[n:0]。另外，命令信号CMD[m:0]包括列地址(column address)信号。
在传统的存储器系统100中，时钟信号CK1和时钟信号CK2被形成为差分时钟信号对。也就是说，来自于存储器控制器110的时钟信号CK1与时钟信号CK2之间的相位差是180度。
存储器控制器110根据差分时钟信号对发送芯片选择信号CS0、芯片选择信号CS1、命令信号CMD[m:0]以及数据信号DQ[n:0]。同样地，存储器设备120和存储器设备130根据差分时钟信号对接收或者发送数据信号DQ[n:0]。
当芯片选择信号CS0由存储器控制器110激活时，根据差分时钟信号对，存储器设备130被禁能，且存储器设备120被使能。例如，在命令信号CMD[m:0]为写入命令的情况中，存储器设备120自存储器控制器110通过数据信号DQ[n:0]获得写入数据。此外，写入数据被存储到存储器设备120中。在命令信号CMD[m:0]为读取命令的情况中，存储器设备120生成读取数据。另外，读取数据通过数据信号DQ[n:0]被发送至存储器控制器110。
当芯片选择信号CS1由存储器控制器110激活时，根据差分时钟信号对，存储器设备120被禁能，且存储器设备130被使能。存储器控制器110和存储器设备130的操作与上述相似，并在此不再赘述。
如上所述，由传统的存储器系统100的存储器控制器110生成的时钟信号CK1和时钟信号CK2被形成为差分时钟信号对，并且存储器设备120和存储器设备130均根据差分时钟信号对进行操作。
技术实现要素：
有鉴于此，本发明提供一种存储器系统、存储器设备及存储器控制器，以有效进行存储器设备的操作。
本发明的一实施例提供一种存储器系统。存储器系统包括存储器控制器、第一存储器设备和第二存储器设备。存储器控制器发出第一时钟信号和第二时钟信号。存储器控制器选择性地发送或接收数据信号。第一存储器设备接收第一时钟信号和第二时钟信号。第一存储器设备选择性地发送或接收数据信号。第二存储器设备接收第一时钟信号和第二时钟信号。第二存储器设备选择性地发送或接收数据信号。若第一存储器设备的第一模式寄存器处于第一单端模式，且第二存储器设备的第二模式寄存器处于第二单端模式，则第一存储器设备根据第一时钟信号发送或接收数据信号，第二存储器设备根据第二时钟信号发送或接收数据信号。
本发明的另一实施例提供一种存储器设备。存储器设备与存储器控制器连接。存储器设备包括模式寄存器。存储器设备自存储器控制器接收第一时钟信号和第二时钟信号。存储器设备发送或接收数据信号。若存储器设备的模式寄存器处于第一单端模式，则存储器设备根据第一时钟信号发送或接收数据信号。若存储器设备的模式寄存器处于第二单端模式，则存储器设备根据第二时钟信号发送或接收数据信号。
本发明的又一实施例提供一种存储器控制器。存储器控制器与第一存储器设备和第二存储器设备连接。存储器控制器用于：发出第一时钟信号到第一存储器设备和第二存储器设备；发出第二时钟信号到第一存储器设备和第二存储器设备；以及根据第一存储器设备的第一模式寄存器，根据第一时钟信号将第一数据信号收发到第一存储器设备，并且根据第二存储器设备的第二模式寄存器，根据第二时钟信号将第二数据信号收发到第二存储器设备。
存储器控制器发出第一时钟信号到第一存储器设备和第二存储器设备，发出第二时钟信号到第一存储器设备和第二存储器设备，以及发送或接收数据信号。若根据存储器控制器的设置，第一存储器设备的第一模式寄存器处于第一单端模式，且第二存储器设备的第二模式寄存器处于第二单端模式，则第一存储器设备根据第一时钟信号发送或接收数据信号，第二存储器设备根据第二时钟信号发送或接收数据信号。
本发明的存储器设备根据其中的模式寄存器的状态，发送或接收数据信号，有效进行存储器设备的操作。
在结合下面附图阅读本发明的实施例的如下具体描述之后，大量的主题、特征和有益效果将是明显的。然而，此处使用的附图是用于描述目的，不应被视为限定。
附图说明
在阅读下面的具体描述及附图之后，本发明的上述主题及有益效果将对本领域的普通技术人员而言变得更明显，其中：
图1(现有技术)示意性示出了传统的存储器系统的结构；
图2示意性示出了根据本发明第一实施例的存储器系统的结构；
图3示意性示出了根据本发明第二实施例的存储器系统的结构；
图4示意性示出了根据本发明第三实施例的存储器系统的结构；
图5示出了由根据本发明第三实施例的存储器系统处理的相关信号的一示例性时序波形图；以及
图6示出了由根据本发明第三实施例的存储器系统处理的相关信号的另一示例性时序波形图。
具体实施方式
图2示意性示出了根据本发明第一实施例的存储器系统的结构。如图2所示，存储器系统200包括存储器控制器210、存储器设备220和存储器设备230。另外，存储器控制器210的多个引脚与存储器设备220和存储器设备230的相应引脚连接，以便发送各种信号。例如，存储器设备220和存储器设备230均是双数据速率DRAM。
如图2所示，存储器控制器210的信号包括两个时钟信号，即CKt与CKc；两个芯片选择信号，即CS0与CS1；(m+1)个命令信号，即CMD[m:0]；以及(n+1)个数据信号，即DQ[n:0]。芯片选择信号CS0被发送至存储器设备220。芯片选择信号CS1被发送至存储器设备230。
时钟信号CKt、时钟信号CKc、命令信号CMD[m:0]以及数据信号DQ[n:0]均是共享信号。也就是说，存储器设备220和存储器设备230均接收时钟信号CKt、时钟信号CKc和命令信号CMD[m:0]，并且存储器设备220和存储器设备230均接收或者发送数据信号DQ[n:0]。另外，命令信号CMD[m:0]包括列地址信号。
在本实施例中，存储器设备220包括模式寄存器222，存储器设备230包括模式寄存器232。通过存储器控制器210设置模式寄存器222和模式寄存器232，存储器设备220和存储器设备230可以根据不同的时钟信号进行操作。下面将详细描述操作原理。
在一实施例中，根据存储器控制器210的设置，模式寄存器222和模式寄存器232均选择性地处于差分模式、第一单端模式或者第二单端模式。
在根据存储器控制器210的设置，模式寄存器222和模式寄存器232均处于差分模式的情况中，来自于存储器控制器210的时钟信号CKt和时钟信号CKc具有180度的相位差。也就是说，时钟信号CKt和时钟信号CKc被形成为差分时钟信号对。存储器设备220和存储器设备230根据差分时钟信号对进行操作。在差分模式中，存储器系统200的操作与图1中的操作相似，并在此处不再赘述。
在根据存储器控制器210的设置，模式寄存器222处于第一单端模式而模式寄存器232处于第二单端模式的情况中，来自于存储器控制器210的时钟信号CKt和时钟信号CKc相互独立。也就是说，时钟信号CKt和时钟信号CKc可以具有不同操作频率和不同占空比(duty cycle)。另外，时钟信号CKt和时钟信号CKc之间不存在具体的相位差关系。可选地，时钟信号CKt和时钟信号CKc具有相同的操作频率，但时钟信号CKt和时钟信号CKc之间的相位差不是180度。
在存储器控制器210的控制下，存储器设备220根据单端时钟信号CKt进行操作。在存储器控制器210的控制下，存储器设备230根据单端时钟信号CKc进行操作。
当存储器控制器210根据单端时钟信号CKt的操作频率激活芯片选择信号CS0时，存储器设备230被禁能，而存储器设备220被使能。例如，在命令信号CMD[m:0]为写入命令的情况中，存储器设备220根据单端时钟信号CKt的操作频率锁定(latch)数据信号DQ[n:0]，并因此自存储器控制器210获得写入数据。另外，写入数据被存储在存储器设备220中。在命令信号CMD[m:0]为读取命令的情况中，存储器设备220生成读取数据。此外，根据单端时钟信号CKt的操作频率，读取数据通过数据信号DQ[n:0]被发送至存储器控制器210。这意味着根据存储器设备220的模式寄存器222，存储器控制器210根据单端时钟信号CKt能将数据信号收发至存储器设备220。
当存储器控制器210根据单端时钟信号CKc的操作频率激活芯片选择信号CS1时，存储器设备220被禁能，而存储器设备230被使能。例如，在命令信号CMD[m:0]为写入命令的情况中，存储器设备230根据单端时钟信号CKc的操作频率锁定数据信号DQ[n:0]，并因此自存储器控制器210获得写入数据。另外，写入数据被存储在存储器设备230中。在命令信号CMD[m:0]为读取命令的情况中，存储器设备230生成读取数据。此外，根据单端时钟信号CKc的操作频率，读取数据通过数据信号DQ[n:0]被发送至存储器控制器210。
在根据存储器控制器210的设置，模式寄存器222处于第二单端模式而模式寄存器232处于第一单端模式的情况中，存储器设备220根据单端时钟信号CKc进行操作，存储器设备230根据单端时钟信号CKt进行操作。这些操作与上述操作相似，且在此处不再赘述。
如上所述，存储器系统200的存储器设备220和存储器设备230根据各自时钟信号进行操作。由于两个时钟信号的操作频率不同，且两个时钟信号之间不存在相位差关系，故存储器设备220和存储器设备230的访问速度不同。
图3示意性示出了根据本发明第二实施例的存储器系统的结构。如图3所示，存储器系统300包括存储器控制器310和多个存储器设备，即320～3N0。另外，存储器控制器310的多个引脚与存储器设备320～存储器设备3N0的相应引脚连接，以便发送各种信号。例如，存储器设备320～3N0均是双数据速率DRAM。
如图3所示，存储器控制器310的信号包括两个时钟信号，即CKt与CKc；(N+1)个芯片选择信号，即CS0～CSN；(m+1)个命令信号，即CMD[m:0]；以及(n+1)个数据信号，即DQ[n:0]。芯片选择信号CS0被发送至存储器设备320。芯片选择信号CS1被发送至存储器设备330。芯片选择信号CSN被发送至存储器设备3N0。其余的可以通过类比进行推导。
时钟信号CKt、时钟信号CKc、命令信号CMD[m:0]以及数据信号DQ[n:0]均是共享信号。也就是说，存储器设备320～存储器设备3N0均接收时钟信号CKt、时钟信号CKc和命令信号CMD[m:0]，并且存存储器设备320～存储器设备3N0均接收或者发送数据信号DQ[n:0]。另外，命令信号CMD[m:0]包括列地址信号。
在本实施例中，存储器设备320～存储器设备3N0分别包括模式寄存器322～模式寄存器3N2。通过存储器控制器310设置模式寄存器322～模式寄存器3N2，存储器设备320～存储器设备3N0可以根据不同的时钟信号进行操作。下面将详细描述操作原理。
在根据存储器控制器310的设置，模式寄存器322～模式寄存器3N2均处于差分模式，来自于存储器控制器310的时钟信号CKt和时钟信号CKc具有180度的相位差。也就是说，时钟信号CKt和时钟信号CKc被形成为差分时钟信号对。存储器设备320～存储器设备3N0根据差分时钟信号对进行操作。
在另一实施例中，根据存储器控制器310的设置，模式寄存器322～模式寄存器3N2中的第一部分模式寄存器处于第一单端模式，模式寄存器322～模式寄存器3N2中的第二部分模式寄存器处于第二单端模式。
在这种情况下，来自于存储器控制器310的时钟信号CKt和时钟信号CKc可以具有不同的操作频率和不同的占空比。另外，时钟信号CKt和时钟信号CKc之间不存在具体的相位差关系。
在存储器控制器310的控制下，存储器设备320～存储器设备3N0中的第一部分存储器设备根据单端时钟信号CKt进行操作。在存储器控制器310的控制下，存储器设备320～存储器设备3N0中的第二部分存储器设备根据单端时钟信号CKc进行操作。本实施例的操作原理与第一实施例的操作原理相似，且在此处不再赘述。
图4示意性示出了根据本发明第三实施例的存储器系统的结构。如图4所示，存储器系统400包括存储器控制器410和两个存储器设备，即420和430。此外，存储器控制器410的多个引脚与存储器设备420和存储器设备430的相应引脚连接，以便发送各种信号。例如，存储器设备420和存储器设备430均是双数据速率DRAM。
如图4所示，存储器控制器410的信号包括两个时钟信号，即CKt与CKc；两个时钟信号，即WCKt和WCKc；两个芯片选择信号，即CS0与CS1；(m+1)个命令信号，即CMD[m:0]；以及(n+1)个数据信号，即DQ[n:0]。芯片选择信号CS0被发送至存储器设备420。芯片选择信号CS1被发送至存储器设备430。
时钟信号CKt、时钟信号CKc、时钟信号WCKt、时钟信号WCKc、命令信号CMD[m:0]以及数据信号DQ[n:0]均是共享信号。也就是说，存储器设备420和存储器设备430均接收时钟信号CKt、时钟信号CKc、时钟信号WCKt、时钟信号WCKc和命令信号CMD[m:0]，并且存储器设备220和存储器设备230均接收或者发送数据信号DQ[n:0]。另外，命令信号CMD[m:0]包括列地址信号。
在本实施例中，存储器系统400具有更高数据传输速率。根据本实施例的特征，存储器控制器410根据时钟信号CKt和时钟信号CKc发送命令信号CMD[m:0]，存储器控制器410根据时钟信号WCKt和时钟信号WCKc接收或发送数据信号DQ[n:0]。时钟信号CKt和时钟信号CKc被形成为第一差分时钟信号对。另外，时钟信号WCKt和时钟信号WCKc的操作频率比时钟信号CKt和时钟信号CKc的操作频率更高。
在本实施例中，存储器设备420包括模式寄存器422，存储器设备430包括模式寄存器432。通过存储器控制器410设置模式寄存器422和模式寄存器432，存储器设备420和存储器设备430根据不同的时钟信号接收或发送数据信号DQ[n:0]。下面将详细描述操作原理。
在一实施例中，根据存储器控制器410的设置，模式寄存器422和模式寄存器432均选择性地处于差分模式、第一单端模式或者第二单端模式。
在根据存储器控制器410的设置，模式寄存器422和模式寄存器432均处于差分模式的情况中，来自于存储器控制器410的时钟信号WCKt和时钟信号WCKc具有180度的相位差。也就是说，时钟信号WCKt和时钟信号WCKc被形成为第二差分时钟信号对。存储器设备420和存储器设备430根据第一差分时钟信号对和第二差分时钟信号对进行操作。
也就是说，存储器控制器410根据第一差分时钟信号对发送芯片选择信号CS0、芯片选择信号CS1以及命令信号CMD[m:0]，并且存储器控制器410根据第二差分时钟信号对发送数据信号DQ[n:0]。另外，存储器设备420和存储器设备430根据第二差分时钟信号对接收或者发送数据信号DQ[n:0]。
当芯片选择信号CS0由存储器控制器410设置(assert)时，存储器设备430被禁能，而存储器设备420被使能。例如，在命令信号CMD[m:0]为写入命令的情况中，存储器设备420根据第二差分时钟信号对锁定数据信号DQ[n:0]，并因此自存储器控制器410获得写入数据。另外，写入数据被存储在存储器设备420中。在命令信号CMD[m:0]为读取命令的情况中，存储器设备420生成读取数据。此外，根据第二差分时钟信号对，读取数据通过数据信号DQ[n:0]被发送至存储器控制器410。
当芯片选择信号CS1由存储器控制器410设置时，存储器设备420被禁能，而存储器设备430被使能。这些操作与上述操作相似，且在此处不再赘述。
在根据存储器控制器410的设置，模式寄存器422处于第一单端模式而模式寄存器432处于第二单端模式的情况中，存储器控制器410根据第一差分时钟信号对发送芯片选择信号CS0、芯片选择信号CS1以及命令信号CMD[m:0]。而且，来自于存储器控制器410的时钟信号WCKt和时钟信号WCKc相互独立。也就是说，时钟信号WCKt和时钟信号WCKc可以具有不同操作频率和不同占空比。另外，时钟信号WCKt和时钟信号WCKc之间不存在具体的相位差关系。可选地，时钟信号WCKt和时钟信号WCKc具有相同的操作频率，但时钟信号CKt和时钟信号CKc之间的相位差不是180度。
在存储器控制器410的控制下，存储器设备420根据单端时钟信号WCKt进行操作，以便输出或者接收数据信号DQ[n:0]。在存储器控制器410的控制下，存储器设备430根据单端时钟信号WCKc进行操作，以便输出或者接收数据信号DQ[n:0]。
当芯片选择信号CS1由存储器控制器410根据第一差分时钟信号对而设置时，存储器设备420被禁能，而存储器设备430被使能。在命令信号CMD[m:0]为写入命令的情况中，存储器设备430根据单端时钟信号WCKc的操作频率锁定数据信号DQ[n:0]，并因此自存储器控制器410获得写入数据。另外，写入数据被存储在存储器设备430中。在命令信号CMD[m:0]为读取命令的情况中，存储器设备430生成读取数据。此外，根据单端时钟信号WCKc的操作频率，读取数据通过数据信号DQ[n:0]被发送至存储器控制器410。
在根据存储器控制器410的设置，模式寄存器422处于第二单端模式且模式寄存器432处于第一单端模式的情况中，存储器设备420根据第一差分时钟信号对和单端时钟信号WCKc进行操作，存储器设备430根据第一差分时钟信号对和单端时钟信号WCKt进行操作。这些操作与上述操作相似，且在此不再赘述。
图5是示出了由根据本发明第三实施例的存储器系统处理的相关信号的一示例性时序波形图。例如，模式寄存器422处于第一单端模式，模式寄存器432处于第二单端模式。
在时间点t1处，存储器控制器410根据第一差分时钟信号对的操作频率激活芯片选择信号CS0。当芯片选择信号CS0被激活时，存储器设备420自存储器控制器410接收命令信号CMD[m:0]。例如，命令信号包括列地址信号CAS1和读取命令RD1。
在时间点t2处，存储器控制器410根据第一差分时钟信号对的操作频率激活芯片选择信号CS1。当芯片选择信号CS1被激活时，存储器设备430自存储器控制器410接收命令信号CMD[m:0]。例如，命令信号包括列地址信号CAS2和读取命令RD2。
在时间点t3处，存储器设备420已准备了读取数据。同时，单端时钟信号WCKt被激活。随后，在时间点t4与时间点t6之间的时间段中，根据单端时钟信号WCKt，存储器设备420通过数据信号DQ[n:0]以双数据速率将读取数据发送到存储器控制器410。
在时间点t5处，存储器设备430已准备了读取数据。同时，单端时钟信号WCKc被激活。随后，在时间点t7与时间点t8之间的时间段中，根据单端时钟信号WCKc，存储器设备430通过数据信号DQ[n:0]以双数据速率将读取数据发送到存储器控制器410。
图6是示出了由根据本发明第三实施例的存储器系统处理的相关信号的另一示例性时序波形图。例如，模式寄存器422处于第一单端模式，模式寄存器432处于第二单端模式。
在时间点ta处，存储器控制器410根据第一差分时钟信号对的操作频率激活芯片选择信号CS0。当芯片选择信号CS0被激活时，存储器设备420自存储器控制器410接收命令信号CMD[m:0]。例如，命令信号包括列地址信号CAS1和读取命令RD。
在时间点tb处，存储器设备420已准备了读取数据。同时，单端时钟信号WCKt被激活。随后，在时间点td与时间点tf之间的时间段中，根据单端时钟信号WCKt，存储器设备420通过数据信号DQ[n:0]以双数据速率将读取数据发送到存储器控制器410。
在时间点tc处，存储器控制器410根据第一差分时钟信号对的操作频率激活芯片选择信号CS1。当芯片选择信号CS1被激活时，存储器设备430自存储器控制器410接收命令信号CMD[m:0]。例如，命令信号包括列地址信号CAS2和写入命令WR。
在时间点te处，存储器设备420已准备了写入数据。同时，单端时钟信号WCKc被激活。随后，在时间点tg与时间点th之间的时间段中，根据单端时钟信号WCKc的上升沿和下降沿，存储器设备430锁定数据信号DQ[n:0]，并自存储器控制器410获得写入数据。此外，写入数据被存储到存储器设备430中。
如上所述，存储器系统400的存储器设备420和存储器设备430根据各自的时钟信号进行操作。由于两个时钟信号的操作频率不同，且两个时钟信号之间不存在相位差关系，故存储器设备420和存储器设备430的访问速度不同。
在图4的实施例中，第三实施例的存储器系统400包括两个存储器设备，即420和430。注意的是，本发明的存储器系统中的存储器设备的数量不被限制。也就是说，在另一实施例的存储器系统中，存储器控制器与多达两个存储器设备连接。
注意的是，在保持本发明的教导的同时，大量的变形和改变可以被作出。例如，存储器设备420和存储器设备430的模式寄存器422和模式寄存器432的设置可以被改变。例如，存储器设备420根据单端时钟信号WCKt接收芯片选择信号CS0和命令信号CMD[m:0]，存储器设备430根据单端时钟信号WCKc接收芯片选择信号CS1和命令信号CMD[m:0]。
虽然本发明以目前被考虑成最实用且优选的实施例的形式已被描述，但是可以理解的是，本发明无需被限制成所公开的实施例。相反，其意在覆盖包括在符合最宽解释的所附权利要求的精神与范围之内的各种变形和相似设置，以便包括所有这类变形和相似结构。