本申请要求于2017年4月5日在韩国知识产权局提交的韩国专利申请No.10-2017-0044144的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体存储器装置，并且更具体地，涉及一种具有改进的电气特性的三维半导体存储器装置。
背景技术：
半导体装置高度集成以满足用户要求的高性能和低制造成本。由于半导体装置的集成是确定产品价格的重要因素，因此尤其越来越需要高度集成。因此，已经提出了具有三维排列的存储器单元的三维半导体存储器装置。
技术实现要素：
本公开的实施例提供了一种具有改进的可靠性和电气特性的三维半导体存储器装置。
本公开的一个目的不限于上述这个，本领域技术人员将从以下描述中清楚地理解上面未提及的其它目的。
根据本公开的示例性实施例，一种三维半导体存储器装置可包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管。第一字线和第二字线分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极。第一传输晶体管将第一字线连接至行解码器，并且第二传输晶体管将第二字线连接至行解码器。
第一传输晶体管可包括在第一字线与行解码器之间并联的多个第一子晶体管。
根据本公开的示例性实施例，一种三维半导体存储器装置可包括：衬底，其包括外围电路区和单元阵列区。电极结构包括竖直堆叠在单元阵列区的衬底上的字线。所述字线包括相对于衬底的顶表面位于第一距离处的下字线和相对于衬底的顶表面位于第二距离处的上字线，该第二距离大于第一距离。第一传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至下字线。第二传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至上字线。第一传输晶体管可包括连接至下字线的m个第一子晶体管，并且第二传输晶体管可包括连接至上字线的n个第二子晶体管，其中n和m是自然数。
根据本公开的示例性实施例，一种三维半导体存储器装置的制造方法包括：形成从衬底的顶表面竖直地延伸并且包括第一单元晶体管和第二单元晶体管的存储器单元串；形成分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极的第一地址线和第二地址线；形成将第一地址线连接至行解码器的具有第一有效栅极宽度的第一传输晶体管装置；以及形成将第二地址线连接至行解码器的具有第二有效栅极宽度的第二传输晶体管装置。第二有效栅极宽度与第一有效栅极宽度不同，以减小将驱动信号从行解码器发送至第一地址线和第二地址线中的每一条的时间差。
附图说明
图1是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化构造的示意图。
图2是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的简化框图。
图3是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列和传输晶体管单元的电路图。
图4是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
图5是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图4的第一方向截取的简化剖视图。
图6A和图6B分别是沿着图5的A-A'线和B-B'线截取的平面图。
图7是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
图8是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
图9是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图8的第一方向截取的简化剖视图。
图10A、图10B和图10C分别是沿着图9的A-A'线、B-B'线和C-C'线截取的平面图。
图11至图13是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
图14是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
图15是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图14的第一方向截取的简化剖视图。
图16是根据本公开的示例性实施例的三维半导体存储器装置的剖视图。
图17A至图17E是示出根据本公开的示例性实施例的传输晶体管的平面图。
图18是用于解释根据本公开的示例性实施例的电极结构与传输晶体管之间的连接的表。
图19是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的剖视图。
图20是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
具体实施方式
下文中，将结合附图详细描述根据本公开的示例性实施例的三维半导体存储器装置。
图1是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化构造的示意图。
参照图1，三维半导体存储器装置可包括存储器单元阵列1、行解码器2、传输晶体管单元3、页缓冲器4、列解码器5和控制电路6。
存储器单元阵列1可包括多个存储器块BLK0至BLKn，并且所述存储器块BLK0至BLKn中的每一个可包括多个三维排列的存储器单元和电连接至所述存储器单元的多条字线WL和位线BL。
行解码器2可解码外部输入的地址ADDR以选择存储器块BLK0至BLKn之一，并且可随后选择包括在选择的存储器块中的字线WL之一。
行解码器2可共同连接至多个存储器块BLK0至BLKn，并且可操作以使得从电压产生电路(未示出)产生的驱动信号SS、GS和SI可被提供至通过块选择信号BS选择的存储器块(或者BLK0至BLKn之一)的选择线GSL和SSL以及字线WL。
传输晶体管单元3可通过字线WL和选择线SSL和GSL连接至存储器单元阵列1。传输晶体管单元3可被从行解码器2提供的块选择信号BS控制。传输晶体管单元3可将字线信号SI以及选择信号SS和GS发送至存储器块BLK0至BLKn中的选择的一个的选择线SSL和GSL以及字线WL。
在一些实施例中，存储器单元阵列1可包括三维NAND闪速存储器单元，并且可为字线WL提供字线信号SI，诸如从电压产生器(未示出)产生的编程电压、读电压、传输电压(pass voltage)和验证电压。编程电压可相对高于读电压、传输电压和验证电压。因此，传输晶体管单元3可包括能够承受高电压的高电压晶体管。
页缓冲器4可通过位线BL连接至存储器单元阵列1，并且可读取存储在存储器单元中的信息。页缓冲器4可连接至由从列解码器5解码的地址选择的位线。根据操作模式，页缓冲器4可暂时存储将被存储在存储器单元中的数据，或者读出存储在存储器单元中的数据。例如，页缓冲器4可在编程操作模式下用作写驱动器电路并且在读操作模式下用作读出放大器电路。页缓冲器4可从控制电路6接收功率(例如，电压或电流)并且将接收到的功率提供至选择的位线。
列解码器5可在页缓冲器4与外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可解码外部输入的地址并且选择一条位线。列解码器5可共同连接至多个存储器块BLK0至BLKn，并且可将数据信息提供至由块选择信号BS选择的存储器块(或者BLK0至BLKn之一)的位线。
控制电路6可控制三维半导体存储器装置的整体操作。控制电路6可接收控制信号和外部电压，并且响应于接收到的控制信号而操作。控制电路6可包括使用外部电压的电压产生器，以产生内部操作所需的电压(例如，编程电压、读电压、擦除电压)。控制电路6可响应于控制信号控制读操作、写操作和/或擦除操作。
图2是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的简化框图。
参照图2，存储器单元阵列1可包括多个存储器块BLK0至BLKn。存储器块BLK0至BLKn中的每一个可包括电极结构，其包括在沿着第一方向D1和第二方向D2延长的平面上沿着第三方向D3堆叠的字线。电极结构的字线可与多个竖直半导体柱组合，以构成三维排列的存储器单元。另外，存储器块BLK0至BLKn中的每一个可包括电连接至存储器单元的位线。
图3是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列和传输晶体管单元的电路图。
参照图3，传输晶体管单元3可连接至对应的存储器块BLK。
存储器块BLK可包括共源极线CSL、多条位线BL0至BL2和布置在共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可按照二维排列，并且多个单元串CSTR可并联连接至位线BL0至BL2中的每一条。单元串CSTR可共同连接至共源极线CSL。也就是说，多个单元串CSTR可布置在多条位线BL0至BL2与一条共源极线CSL之间。例如，可设有二维排列的多条共源极线CSL。可向共源极线CSL供应相同的电压或者对它们进行彼此独立的电控制。
单元串CSTR中的每一个可包括耦接至共源极线CSL的地选择晶体管GST、耦接至位线BL0至BL2之一的串选择晶体管SST和布置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联连接。单元串CSTR可在沿着第一方向D1和第二方向D2延长的平面上沿着第三方向D3延伸。
共源极线CSL可共同连接至地选择晶体管GST的源极。全部布置在共源极线CSL与位线BL0至BL2之间的地选择线GSL、多条字线WL0至WL3和多个串选择线SSL0至SSL2可分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。
地选择晶体管GST的栅电极可共同连接至地选择线GSL。相对于共源极线CSL位于相同距离的多个存储器单元晶体管MCT的栅电极可共同连接至字线WL0至WL3之一。串选择晶体管SST的栅电极可共同连接至串选择线SSL0至SSL2之一。串选择线SSL0至SSL2可在第一方向D1上与位线BL0至BL2交叉地延伸。
另外，存储器单元晶体管MCT中的每一个可包括数据存储元件。在一些实施例中，数据存储元件可为电荷存储层，其例如是陷阱绝缘层、浮动栅电极或者包括导电纳米点的绝缘层之一。
传输晶体管单元3可包括各自连接至字线WL0至WL3以及选择线SSL0至SSL2和GSL中对应的一者的多个传输晶体管PT。传输晶体管单元3可响应于块选择信号BS将驱动信号GS、S0至S3和SS0至SS2发送至存储器块BLK。
图4是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图5是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图4的第一方向截取的简化剖视图。图6A和图6B分别是沿着图5的A-A'线和B-B'线截取的平面图。
参照图4和图5，衬底10可包括单元阵列区CAR和外围电路区PCR。
衬底10可为具有半导体特性的材料(例如，硅晶圆)、绝缘材料(例如，玻璃)和覆盖着绝缘材料的半导体或导体之一。例如，衬底10可为具有第一导电类型的硅晶圆。
单元阵列结构可布置在单元阵列区CAR的衬底10上。单元阵列结构可包括电极结构ST、穿过电极结构ST的竖直半导体柱VP、布置在电极结构ST与竖直半导体柱VP之间的数据存储层(见图6A或图6B的DS)和穿过电极结构ST并且连接至竖直半导体柱VP的位线BL。
更详细地，电极结构ST可在第一方向D1上延伸，并且包括竖直地和交替地堆叠在衬底10上的多个电极和绝缘层。电极结构ST的电极可包括串选择线SSL、地选择线GSL和竖直地堆叠在串选择线SSL与地选择线GSL之间的字线WL0至WL63。
在一些实施例中，为了将外围电路区PCR的传输晶体管PT1和PT2与电极结构ST的字线WL0至WL63以及选择线GSL和SSL电连接，电极结构ST可具有从单元阵列区CAR朝着外围电路区PCR下降的台阶结构。例如，电极结构ST可具有随着从单元阵列区CAR接近外围电路区PCR而减小的高度，并且字线WL0至WL63与选择线GSL和SSL在第一方向D1上各自可具有随着相对于衬底10的距离增大而减小的长度。在该构造中，衬底10可在其上设有字线WL0至WL63与选择线GSL和SSL，它们竖直地堆叠以在它们的端部具有暴露的部分。
在一些实施例中，电极结构ST可包括下电极结构ST1和上电极结构ST2。下电极结构ST1可包括地选择线GSL和下字线WL0至WL31，并且上电极结构ST2可包括上字线WL32至WL63和串选择线SSL。上字线WL32至WL63中的最下面一个的长度可小于下字线WL0至WL31中的最上面一个的长度。
在一些实施例中，竖直半导体柱VP可穿过电极结构ST，并且电连接至衬底10。竖直半导体柱VP可在垂直于衬底10的顶表面的第三方向D3上延伸。竖直半导体柱VP可包括半导体材料(例如，硅)，并且用作参照图3讨论的地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT的沟道。
在一些实施例中，竖直半导体柱VP中的每一个可包括下半导体柱VP1和上半导体柱VP2。下半导体柱VP1可穿过下电极结构ST1，并且连接至衬底10，并且上半导体柱VP2可穿过上电极结构ST2，并且连接至下半导体柱VP1。
可通过以下步骤形成下半导体柱VP1和上半导体柱VP2中的每一个：各向异性地蚀刻竖直堆叠的层以形成孔，并且随后将半导体层沉积在孔中。由于下半导体柱VP1和上半导体柱VP2形成在穿过竖直堆叠的层的孔中，因此下半导体柱VP1和上半导体柱VP2中的每一个可具有随着从其底部接近其顶部而增大的宽度(或直径)。因此，如图6A和图6B所示，下半导体柱VP1和上半导体柱VP2中的每一个可具有下宽度W1和大于下宽度W1的上宽度W2。另外，下半导体柱VP1和上半导体柱VP2中的每一个可为内腔填充有绝缘材料的U形。可替换地，下半导体柱VP1和上半导体柱VP2中的每一个可为柱形。
下半导体柱VP1和上半导体柱VP2中的每一个可具有位于其端部以与位线BL电连接的导电垫D。例如，导电垫D可由其中掺有n型杂质的半导体材料构成。
在一些实施例中，数据存储层DS可介于电极结构ST与竖直半导体柱VP之间。数据存储层DS可由多个薄层构成。例如，数据存储层DS可包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BIL，其构成用于在NAND闪速存储器装置中存储数据的层。存储在数据存储层DS中的数据可通过由字线WL0至WL63与包括半导体材料的竖直半导体柱VP之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim)隧穿来改变。
电荷存储层CIL可为陷阱部位多的绝缘层和包括纳米粒子的绝缘层之一。例如，电荷存储层CIL可包括陷阱绝缘层、浮动栅电极和包括导电纳米点的绝缘层之一。隧道绝缘层TIL可为诸如氧化铝层和氧化铪层的高k介电层之一。阻挡绝缘层BIL可为带隙比隧道绝缘层TIL的带隙更窄并且比电荷存储层CIL的带隙更宽的一种材料。阻挡绝缘层BIL可为诸如氧化铝层和氧化铪层的高k介电层之一。
可替换地，数据存储层DS可包括用于相变存储器装置或可变电阻存储器装置的薄膜。
可在电极结构ST的相对侧的衬底10中设有共源极区(未示出)，其用作参照图3讨论的共源极线CSL。共源极区可在第一方向D1上与电极结构ST平行地延伸。例如，可通过为第一导电类型衬底10掺杂第二导电类型的杂质(例如，诸如砷(As)或磷(P)的N型杂质)形成共源极区。
位线BL可穿过电极结构ST以在第二方向D2上延伸。位线BL可通过位线接触插塞BPLG和导电垫D电连接至竖直半导体柱VP。
字线WL0至WL63以及地选择线GSL和串选择线SSL可在它们的端部耦接至对应的接触插塞PLG，并且接触插塞PLG可具有彼此不同的长度。接触插塞PLG可耦接至对应的连接线CL。连接线CL各自可连接至设置在外围电路区PCR的衬底10上的传输晶体管PT1和PT2之一。
在一些实施例中，多个传输晶体管PT1和PT2可包括多个第一传输晶体管PT1和至少一个或多个第二传输晶体管PT2，并且第二传输晶体管PT2的尺寸可大于第一传输晶体管PT1的尺寸。
更详细地，第一传输晶体管PT1中的每一个可包括跨第一有源区A1延伸的第一栅电极G1、位于第一栅电极G1的一侧的第一源极区11S和位于第一栅电极G1的相对侧的第一漏极区11D。第一源极区11S可电耦接至对应的字线WL0、……、WL30、WL32、WL33、……，并且第一漏极区11D各自可耦接至连接至行解码器(见图1的2)的驱动信号线S0至S63之一。
在一些实施例中，第二传输晶体管PT2可包括多个子晶体管SPT。子晶体管SPT中的每一个可包括跨第二有源区A2延伸的第二栅电极G2、位于第二栅电极G2的一侧的第二源极区13S和位于第二栅电极G2的相对侧的第二漏极区13D。子晶体管SPT各自可具有与第一传输晶体管PT1的栅极长度和栅极宽度相同的第一栅极长度L和第一栅极宽度A。
多个子晶体管SPT可在行解码器(见图1的2)与字线WL31和WL63之一之间并联连接。例如，所述多个子晶体管SPT的第二源极区13S可共同连接至位于下电极结构ST1的上部的下字线WL0至WL31中的至少一条WL31。另外，所述多个子晶体管SPT的第二源极区13S可共同连接至位于上电极结构ST2的上部的上字线WL32至WL63中的至少一条WL63。第二漏极区13D各自可耦接至连接至行解码器(见图1的2)的驱动信号线S0至S63之一。在一些实施例中，由于第二传输晶体管PT2由多个子晶体管SPT构成，因此第二传输晶体管PT2的有效栅极宽度可大于第一传输晶体管PT1的有效栅极宽度。有效栅极宽度可为子晶体管的栅极宽度之和。
在一些实施例中，第二传输晶体管PT2包括两个子晶体管SPT，但是本公开不限于此。子晶体管SPT的数量可基于连接至第二传输晶体管PT2的字线的高度(或者相对于衬底10的距离)不同而改变。
在一些实施例中，第一传输晶体管PT1可连接至电极结构ST的地选择线GSL和串选择线SSL以及字线WL0至WL63中的一条或多条，并且第二传输晶体管PT2可连接至字线WL0至WL63中的其余字线。
例如，第一传输晶体管PT1可分别连接至邻近于下半导体柱VP1下部的至少一条或多条下字线WL0、……。第二传输晶体管PT2可连接至邻近于下半导体柱VP1的上部的至少一条或多条下字线WL31、……。换句话说，第一传输晶体管PT1可通过接触插塞PLG和连接线CL连接至相对于衬底10的顶表面位于第一距离处的下字线WL0。第二传输晶体管PT2可通过接触插塞PLG和连接线CL连接至相对于衬底10的顶表面位于大于第一距离的第二距离处的下字线WL31。
相似地，第一传输晶体管PT1可分别连接至邻近于上半导体柱VP2的下部的上字线WL32、WL33、……。第二传输晶体管PT2可连接至邻近于上半导体柱VP2的上部的至少一条或多条上字线WL63中。
第一传输晶体管PT1可通过接触插塞PLG和连接线CL连接至下电极结构ST1的地选择线GSL和上电极结构ST2的串选择线SSL。可替换地，第一传输晶体管PT1可连接至下电极结构ST1的地选择线GSL，并且第二传输晶体管PT2可连接至上电极结构ST2的串选择线SSL。
块选择线可共同连接至第一传输晶体管PT1的第一栅电极G1和第二传输晶体管PT2的第二栅电极G2。因此，连接至单个电极结构ST的第一传输晶体管PT1和第二传输晶体管PT2可受提供至块选择线的块选择信号BS控制。
根据示例性实施例，在下电极结构ST1和上电极结构ST2的每一个中，由于第二传输晶体管PT2连接至其上的负载相对重的字线，并且第一传输晶体管PT1连接至其上的负载相对轻的字线，因此可减少在下字线WL0至WL31与上字线WL32至WL63之间发送驱动信号的时间差。
图7是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。为了描述简单，将省略描述与参照图4和图5讨论的三维半导体装置的技术特征相同的技术特征。
参照图7，在连接至位于下电极结构和上电极结构(见图5的ST1和ST2)的上部的字线WL31和WL63的第二传输晶体管PT2中的每一个中可包括多个子晶体管SPT1和SPT2。子晶体管SPT1和SPT2中的至少一个可具有栅极长度和栅极宽度，它们中的至少一个与第一传输晶体管PT1的栅极长度和栅极宽度不同。
例如，第二传输晶体管PT2可包括两个子晶体管SPT1和SPT2，并且子晶体管SPT1和SPT2中的一个子晶体管SPT1可与第一传输晶体管PT1具有相同的第一栅极长度L和相同的第一栅极宽度A。子晶体管SPT1和SPT2中的另一个子晶体管SPT2可具有与第一传输晶体管PT1的第一栅极长度L相同的第一栅极长度L和大于第一传输晶体管PT1的第一栅极宽度A的第二栅极宽度B。
图8是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图9是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图8的第一方向截取的简化剖视图。图10A、图10B和图10C分别是沿着图9的A-A'线、B-B'线和C-C'线截取的平面图。为了描述简单，将省略描述与参照图4和图5讨论的三维半导体装置的技术特征相同的技术特征。
参照图8和图9，电极结构ST可包括：下部STa，其包括下字线WL0、WL1、……；中部STb，其包括：中间字线……、WL30、WL31、WL32、……；以及上部STc，其包括：上字线……、WL62和WL63。电极结构ST可具有位于其最下面的层的地选择线GSL和位于其最上面的层的串选择线SSL。
竖直半导体柱VP可穿过电极结构ST并且电连接至衬底10。竖直半导体柱VP中的每一个可具有随着从其底部接近其顶部增大的宽度。参照图10A、图10B和图10C，竖直半导体柱VP中的每一个在其邻近于下字线WL0、WL1、……之一的第一部分可具有第一宽度Wa；在其邻近于中间字线……、WL30、WL31、WL32、……之一的第二部分可具有大于第一宽度Wa的第二宽度Wb；并且在其邻近于上字线……、WL62和WL63之一的第三部分可具有大于第二宽度Wb的第三宽度Wc。换句话说，中间字线……、WL30、WL31、WL32、……与下字线WL0、WL1、……相比可被赋予重负载，并且上字线……、WL62和WL63与中间字线……、WL30、WL31、WL32、……相比可被赋予重负载。
下字线WL0、WL1、……可通过接触插塞PLG和连接线CL连接至对应的第一传输晶体管PT1，并且中间字线……、WL30、WL31、WL32、……可通过接触插塞PLG和连接线CL连接至对应的第二传输晶体管PT2。上字线……、WL62和WL63可通过接触插塞PLG和连接线CL连接至对应的第三传输晶体管PT3。在一些实施例中，第一传输晶体管至第三传输晶体管(PT1、PT2和PT3)可具有彼此不同的尺寸。
在一些实施例中，第二传输晶体管PT2和第三传输晶体管PT3中的每一个可包括多个子晶体管SPT。构成第二传输晶体管PT2和第三传输晶体管PT3之一的子晶体管SPT中的每一个可与第一传输晶体管PT1具有相同尺寸(即，相同的栅极长度L和相同的栅极宽度A)。构成第二传输晶体管PT2的子晶体管SPT的数量可小于构成第三传输晶体管PT3的子晶体管SPT的数量。例如，第二传输晶体管PT2可包括两个子晶体管SPT，并且第三传输晶体管PT3可包括三个子晶体管SPT。
地选择线GSL和串选择线SSL可各自连接至第一传输晶体管PT1。可替换地，地选择线GSL和串选择线SSL可各自连接至第一传输晶体管PT1、第二传输晶体管PT2和第三传输晶体管PT3之一。
图11、图12和图13是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。为了描述简单，将省略描述与参照图8和图9讨论的三维半导体装置的技术特征相同的技术特征。
根据图11所示的实施例，连接至中间字线……、WL30、WL31、……中的每一条的第二传输晶体管PT2可包括具有基本相同尺寸的子晶体管SPT。连接至上字线……、WL62和WL63中的每一条的第三传输晶体管PT3可包括尺寸可彼此不同的多个子晶体管SPT。
例如，第三传输晶体管PT3可包括在行解码器(见图1的2)与上字线……、WL62和WL63之一之间并联连接的第一子晶体管SPT1和第二子晶体管SPT2。第一子晶体管SPT1和第二子晶体管SPT2可具有基本相同的栅极长度L，同时第一子晶体管SPT1可具有第一栅极宽度A，并且第二子晶体管SPT2可具有大于第一栅极宽度A的第二栅极宽度B。
根据图12所示的实施例，下字线WL0、WL1、WL2、……中的每一条可连接至第一传输晶体管PT1的源极区，并且中间字线……、WL30、WL31、WL32、……中的每一条可连接至第二传输晶体管PT2的源极区。上字线……、WL62和WL63中的每一条可连接至第三传输晶体管PT3的源极区。第一传输晶体管至第三传输晶体管(PT1、PT2和PT3)可具有彼此不同的尺寸。例如，第一传输晶体管PT1各自可具有第一栅极宽度A，并且第二传输晶体管PT2各自可具有大于第一栅极宽度A的第二栅极宽度B。第三传输晶体管PT3各自可具有大于第二栅极宽度B的第三栅极宽度C。
地选择线GSL可连接至具有第一栅极宽度A的第一传输晶体管PT1，并且串选择线SSL可连接至具有第三栅极宽度C的第三传输晶体管PT3。
根据图13所示的实施例，最上面的字线WL63可连接至第二传输晶体管PT2，并且串选择线SSL可连接至第三传输晶体管PT3。第二传输晶体管PT2的尺寸可大于第三传输晶体管PT3的尺寸。
第二传输晶体管PT2可包括在行解码器(见图1的2)与最上面的字线WL63之间并联连接的第一子晶体管SPT1和第二子晶体管SPT2，并且第一子晶体管SPT1和第二子晶体管SPT2可具有彼此不同的尺寸。例如，第一子晶体管SPT1和第二子晶体管SPT2可具有基本相同的栅极长度L，同时第一子晶体管SPT1可具有第一栅极宽度A，并且第二子晶体管SPT2可具有大于第一栅极宽度A的第二栅极宽度B。
第三传输晶体管PT3可包括多个子晶体管SPT，并且所述多个子晶体管SPT可在行解码器(见图1的2)与串选择线SSL之间并联连接。也就是说，串选择线SSL可共同连接至子晶体管SPT的源极区。构成第三传输晶体管PT3的子晶体管SPT中的每一个可与第一传输晶体管PT1具有基本相同的栅极宽度A。
图14是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图15是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图14的第一方向截取的简化剖视图。为了描述简单，将省略描述与上面讨论的三维半导体装置的技术特征相同的技术特征。
参照图14和图15，单元阵列区CAR的衬底10上的竖直半导体柱VP中的每一个可在电极结构ST的中部STb具有最大宽度，并且在电极结构ST的下部STa和上部STc具有最小宽度。
例如，邻近于竖直半导体柱VP的最大宽度部分的字线WL可电连接至包括多个子晶体管SPT的第二传输晶体管PT2。最下面的字线WL0可电连接至第一传输晶体管PT1。最上面的字线WL63可电连接至第三传输晶体管PT3。
图16是根据本公开的示例性实施例的三维半导体存储器装置的剖视图。图17A至图17E是示出根据本公开的示例性实施例的传输晶体管的平面图。图18是根据本公开的示例性实施例的用于解释电极结构与传输晶体管之间的连接的表。为了描述简单，将省略描述与上面讨论的三维半导体装置的技术特征相同的技术特征。
参照图16，可在单元阵列区CAR的衬底10上设置包括地选择线GSL和串选择线SSL以及字线WLa0、WLa1、……、WLb0、WLb1、WLb2、……、WLc0和WLc1的电极结构ST。可在外围电路区PCR的衬底10上设置连接至电极结构ST的多个传输晶体管PT1、PT2和PT3。
随着字线WLa0至WLc1的堆叠数量增大，负载可越来越多地赋予位于电极结构ST的上部的字线……、WLc0和WLc1以及连接至字线……、WLc0和WLc1的接触插塞PLG和连接线CL上。因此，传输晶体管PT1、PT2和PT3可具有根据赋予字线WLa0至WLc1和连接至字线WLa0至WLc1的接触插塞PLG和连接线CL上的负载而变化的尺寸。例如，传输晶体管PT1、PT2和PT3的尺寸可随着衬底10的顶表面与连接至传输晶体管PT1、PT2和PT3的电极结构ST的字线WLa0至WLc1之间的距离增大而增大。另外，传输晶体管PT1、PT2和PT3的大小也可根据竖直半导体柱VP的宽度而变化。
在一些实施例中，地选择线GSL和串选择线SSL以及字线WLa0至WLc1各自可连接至第一传输晶体管PT1至第三传输晶体管PT3之一。第一传输晶体管PT1至第三传输晶体管PT3可具有彼此不同的尺寸(例如，不同的栅极宽度A、B和C)。
作为一个示例，参照图16、图17A、图17B和图17C，第一传输晶体管PT1可具有第一栅极G1宽度A。第二传输晶体管PT2可具有大于第一栅极宽度A的第二栅极G2宽度B，并且第三传输晶体管PT3可具有大于第二栅极宽度B的第三栅极G3宽度C。
作为另一示例，参照图17D，第二传输晶体管PT2可包括在单条字线WLn与行解码器之间并联连接的两个子晶体管SPT。在该示例中，子晶体管SPT中的每一个可与第一传输晶体管PT1具有基本相同的尺寸。在该构造中，第二传输晶体管PT2可具有大于第一传输晶体管PT1的栅极宽度的有效栅极宽度。可替换地，构成第二传输晶体管PT2的子晶体管SPT可具有彼此不同的尺寸。
作为另一示例，参照图17E，第三传输晶体管PT3可包括在单条字线WLn与行解码器之间并联连接的三个子晶体管SPT。在该示例中，子晶体管SPT中的每一个可与第一传输晶体管PT1具有基本相同的尺寸，并且第三传输晶体管PT3可具有大于第一传输晶体管PT1和第二传输晶体管PT2的栅极宽度中的每一个的有效栅极宽度。可替换地，构成第三传输晶体管PT3的子晶体管SPT可具有彼此不同的尺寸。
本公开的实施例不限于此，并且第二传输晶体管PT2和第三传输晶体管PT3的尺寸可根据字线WLa0至WLc1的堆叠数量和竖直半导体柱VP的宽度不同地变化。参照图18来详细解释传输晶体管PT1、PT2和PT3与电极结构ST的字线WLa0至WLc1之间的连接。
根据图18所示的第一示例EX1至第三示例EX3，可在外围电路区的衬底上设置多个第一传输晶体管PT1和至少一个第二传输晶体管PT2。在这些示例中，可在图17B或图17D中找到第二传输晶体管PT2。
根据第一示例，最上面的字线WLc1可连接至第二传输晶体管PT2，并且其它字线WLa0至WLc0各自可连接至第一晶体管PT1。在该构造中，连接至第二传输晶体管PT2的字线WLc1可相对于衬底10的顶表面位于第一距离处，并且连接至第一传输晶体管PT1的字线WLc0可相对于衬底10的顶表面位于小于第一距离的第二距离处。
根据第二示例，连接至第二传输晶体管PT2的字线WLc0可相对于衬底10的顶表面位于第一距离处，并且连接至第一传输晶体管PT1的字线WLc1可相对于衬底10的顶表面位于大于第一距离的第三距离处。
根据第三示例，位于电极结构ST的上部的字线WLc0和WLc1可各自连接至第二传输晶体管PT2。
根据图18所示的第四示例EX4至第六示例EX6，可在外围电路区的衬底上设置第一传输晶体管PT1、至少一个第二传输晶体管PT2和至少一个第三传输晶体管PT3。在这些示例中，可在图17B或图17D中找到第二传输晶体管PT2，并且可在图17C或图17E中找到第三传输晶体管PT3。
根据第四示例，衬底10的顶表面与连接至第三传输晶体管PT3的字线WLc1的距离可比与连接至第二传输晶体管PT2的字线WLc0的距离更远。衬底10的顶表面与连接至第一传输晶体管PT1的字线WLa0至WLb1的距离也可比与连接至第二传输晶体管PT2的字线WLc0的距离更近。
根据第五示例，衬底10的顶表面与连接至第三传输晶体管PT3的字线WLc0的距离可比与连接至第二传输晶体管PT2的字线WLc1的距离更近。
根据第六示例，在电极结构ST的中部上，字线WLb0和WLb1可分别连接至第一传输晶体管PT1和第二传输晶体管PT2。在电极结构ST的上部上，字线WLc0和WLc1可各自连接至第三传输晶体管PT3。
根据第七示例EX7，位于电极结构ST的下部的字线WLa0至WLb0可各自连接至第一传输晶体管PT1，并且位于电极结构ST的上部的字线WLb1至WLc1可各自连接至第二传输晶体管PT2。
根据第八示例EX8，连接至第一传输晶体管PT1的字线可相对于衬底的顶表面位于第一距离处或者大于第一距离的第三距离处，并且连接至第二传输晶体管PT2的字线可相对于衬底的顶表面位于第二距离处或者第四距离处。在该示例中，第二距离可大于第一距离并且小于第三距离，第四距离可大于第三距离。
根据第一示例EX1至第六示例EX6，地选择线GSL和串选择线SSL中的每一个可连接至第一传输晶体管PT1。根据第七示例EX7，地选择线GSL和串选择线SSL中的每一个可连接至第二传输晶体管PT2。根据第八示例EX8，邻近于衬底10的地选择线GSL可连接至第一传输晶体管PT1，并且位于最上面的串选择线SSL可连接至第二传输晶体管PT2。
图19是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的剖视图。
参照图19，可在单元阵列区CAR的衬底10上设置在水平方向上彼此间隔开的第一电极结构ST1和第二电极结构ST2。第一电极结构ST1可包括上字线WL32至WL63和串选择线SSL。第二电极结构ST2可包括下字线WL0至WL31和地选择线GSL。
沟道结构CHS可包括穿过第一电极结构ST1的第一竖直半导体柱VSP1、穿过第二电极结构ST2的第二竖直半导体柱VSP2和连接第一半导体柱VSP1和第二半导体柱VSP2的水平半导体图案HP。
第一竖直半导体柱VSP1和第二竖直半导体柱VSP2可设在穿过第一电极结构ST1和第二电极结构ST2的竖直孔中。第一半导体柱VSP1和第二半导体柱VSP2中的每一个可在其顶端具有导电垫D。如上面的讨论，第一竖直半导体柱VSP1和第二竖直半导体柱VSP2各自可具有随着接近其顶部而增大的宽度(或直径)。第一竖直半导体柱VSP1可连接至一条位线BL，并且第二竖直半导体柱VSP2可连接至共源极线CSL。
水平半导体图案HP可设在形成在衬底10中的水平凹处中。水平半导体图案HP可从第一电极结构ST1下方朝着第二电极结构ST2下方延伸，以将第一竖直半导体柱VSP1与第二竖直半导体柱VSP2水平地连接。如参照图8和图9的讨论，第一电极结构ST1和第二电极结构ST2中的每一个可包括下部STa、中部STb和上部STc。
在一些实施例中，一个或多个传输晶体管可连接至第一电极结构ST1和第二电极结构ST2的下字线和上字线WL0至WL63。
例如，图17A所示的第一传输晶体管PT1可连接至位于第一电极结构ST1和第二电极结构ST2的下部STa的字线WL29至WL31和WL32至WL34中的每一条。图17B或图17D所示的第二传输晶体管PT2可连接至位于第一电极结构ST1和第二电极结构ST2的中部STb的字线WL14至WL16和WL46至WL48中的每一条。图17C或图17E所示的第三传输晶体管PT3可连接至串选择线SSL和地选择线GSL中的每一条以及位于第一电极结构ST1和第二电极结构ST2的上部STc的字线WL0、WL1、WL62和WL63中的每一条。
然而，本公开不限于此，并且传输晶体管的有效栅极宽度可以各种方式改变。
图20是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。
根据图20所示的实施例，连接至单个电极结构ST的多个传输晶体管PT可沿着第一方向D1和第二方向D2排列。详细地，第一传输晶体管组可构成第一行，并且第二传输晶体管组可构成第二行。第一传输晶体管组和第二传输晶体管组中的每一个可包括沿着第一方向D1排列的多个传输晶体管PT。
在一些实施例中，多个有源区ACT可沿着彼此交叉的第一方向D1和第二方向D2排列。可在单个有源区ACT上布置一对栅电极GE，并且可在所述一对栅电极GE之间设置共漏极区d。可在各有源区ACT中设置与共漏极区d间隔开的源极区。共漏极区d各自可耦接至驱动信号线GS、SS和S0至S63，并且源极区可耦接至电极结构ST中的每一个的字线WL0至WL63以及选择线GSL和SSL。
所述一对栅电极GE之一可构成连接至第一存储器块BLK1的传输晶体管PT，并且所述一对栅电极GE中的另一个可构成连接至第二存储器块BLK0或BLK2的传输晶体管PT。连接至存储器块BLK0的传输晶体管PT可受从行解码器2提供的块选择信号BS0控制，连接至存储器块BLK1的传输晶体管PT可受从行解码器2提供的块选择信号BS1控制，并且连接至存储器块BLK2的传输晶体管PT可受从行解码器2提供的块选择信号BS2控制。
第一传输晶体管组和第二传输晶体管组中的每一个可包括第一传输晶体管和第二传输晶体管。如上面的讨论，第二传输晶体管可包括在行解码器与一条字线(例如，WL63)之间并联连接的多个子晶体管。
根据本公开的示例性实施例，在包括竖直堆叠的字线的电极结构中，可以减小将驱动信号从传输晶体管发送至下字线和上字线的时间差。因此，三维半导体存储器装置可具有提高的可靠性和电气特性。
作为本领域中的传统做法，可通过执行所述一个或多个功能的块来描述和示出实施例。本文中可被称作单元或模块等的这些块在物理上通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路来实施，并且可选地可通过固件和/或软件驱动。例如，所述电路可在一个或多个半导体芯片中实现，或者在诸如印刷电路板等的衬底支承件上实现。构成块的电路可通过专用硬件或者通过处理器(例如，一个或多个编程微处理器和关联电路)来实现，或者通过用于执行所述块的一些功能的专用硬件与用于执行所述块的其它功能的处理器的组合来实施。实施例的各个块可在物理上分为两个或更多个相互作用和分立的块，而不脱离本公开的范围。相似地，实施例的块可在物理上组合为更复杂的块，而不脱离本公开的范围。
虽然结合了附图中所示的本公开的实施例描述了本公开，但是本领域技术人员应该理解，在不脱离本公开的技术精神和基本特征的情况下，可作出各种改变和修改。本领域技术人员应该清楚，在不脱离本公开的范围和精神的情况下，可存在各种替代形式、修改形式和改变。