本发明实施例涉及一种磁性检测电路、磁阻式随机存取存储器及其操作方法。
背景技术：
mram(磁阻式随机存取存储器)为一种能够存储数字信息的位元(”0”或”1”)的非易失性存储器。在mram中，数字数据并非如传统的ram组件存储为电荷，而是通过电阻状态(高电阻或低电阻)将位元状态(”0”或”1”)存储在不需要持续的电力来保持其状态的磁性存储元件中。
mram可为用于长期保存数据以及作为例如移动装置和一般消费电子系统的快速开/关应用的有效解决方案。相较于静态随机存取存储器(sram)以及快闪存储器，mram可提供快速、低功耗、非易失性存储。
技术实现要素：
本发明一实施例是提供一种磁性检测电路，适用于一磁阻式随机存取存储器，包括一感测阵列以及一控制器。感测阵列包括多个感测单元。其中，每一个感测单元包括一第一种磁性穿隧接面(mtj)装置。控制器用以读取感测单元以检测磁阻式随机存取存储器所处的外部磁场强度。然后，控制器根据磁阻式随机存取存储器的外部磁场强度强弱决定是否停止对磁阻式随机存取存储器的多个存储器单元的写入操作，并且每一个存储器单元都包括一第二种磁性穿隧接面装置。其中，第一种磁性穿隧接面装置小于第二种磁性穿隧接面装置。
附图说明
本发明可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征并未依照比例绘制，并且仅用于说明的目的。事实上，为了清楚论述，各种特征的尺寸可以任意地增加或者减少。
图1是显示根据本发明一些实施例所述的磁阻式随机存取存储器(mram)。
图2a是显示根据本发明一些实施例所述的mtj装置的示例性示意图。
图2b是显示图2a的mtj装置的平行磁场状态p_state的一示例。
图2c是显示图2a的mtj装置的反平行磁场状态ap_state的一示例。
图3a是显示根据本发明一些实施例所述的mtj装置的一透视图。
图3b是显示与图3a的mtj装置200a钉扎层232与234以及自由层210的磁化方向和外部磁场的四种可能配置之间的关系的表格。
图4a是显示说明感测单元的mtj装置的电阻与外部磁场之间的关系的一示意图。
图4b是显示感测单元的mtj装置的写入错误率与外部磁场的第三和第四配置之间的关系的一示意图。
图5a是显示根据本发明一些实施例所述的存储器阵列及感测阵列在mram中的配置的一示意图。
图5b是显示根据本发明一些实施例所述的mram的存储器阵列及感测阵列的配置的一示意图。
图6是显示根据本发明一些实施例所述的mram的一示意图。
图7是显示根据本发明一些实施例所述的用于mram的操作方法。
附图标记
10～存储器单元
100～mram
110_1～110_n～存储器子阵列
110～存储器阵列
120～存取电路
130～磁性检测电路
132、132a、132b～感测阵列
132_1～132_4～感测子阵列
134～控制器
140～写入电路
150～位址输入缓冲器
160～输出缓冲器
20～感测单元
200、200_1、200_2、200a～mtj装置
210～自由层
220～穿隧障壁
230、232、234～钉扎层
240、250、260～磁化方向
270～顶部电极
280～底部电极
310～mtj装置的直径
410、420、430、er1、er2～错误率
ap_state～反平行磁场状态
ctrl～控制信号
dat1～第一数据
dat2～第二数据
mf1、mf2～磁场值
p_state～平行磁场状态
s710～s740～步骤流程
具体实施方式
以下是提供了许多不同的实施例、或者示例，用于实现本发明的不同特征。以下是公开各种元件以及配置的具体实施例或者示例以简化描述本发明。当然这些仅为示例但不以此为限。举例来说，说明书中第一特征位于第二特征上方的结构可包括以第一特征与第二特征直接接触的形式，以及可包括以于第一特征与第二特征之间插入额外的特征的形式，使得第一b特征以及第二特征并未直接接触。此外，本发明于各种示例中将重复标号和/或者字母。上述的重复用于简化以及清楚的目的，并非用以指定各种实施例和/或者上述配置中的关系。
描述实施例的一些变化。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。应该理解的是，可以在公开的方法之前，期间和/或之后提供额外的操作，并且对于该方法的其它实施例可以替换或消除所描述的一些操作。
图1是显示根据本发明一些实施例所述的磁阻式随机存取存储器(mram)100。mram100包括一存储器阵列110、一存取电路120以及一磁性检测电路130。存储器阵列110由排列成多个列以及多个行的多个存储器单元10所构成。存储器阵列110的存储器单元10用于存储数据，以及每个存储器单元10包括能够存储1个位元数据的一磁性穿隧接面(mtj)装置200_1。存取电路120包括用于存取存储器阵列110的电路，例如列解码器、行解码器、具有多个感测放大器的感测电路以及具有多个写入驱动器的一写入电路。存取电路120可根据位址信息执行一读取操作以从存储器阵列110读取数据和/或执行写入操作以将数据写入(或编程)到存储器阵列110中。磁性检测电路130能够检测mram100的一外部磁场。当磁性检测电路130检测到mram100的外部磁场强度mf超过一阈值强度th时，磁性检测电路130将控制信号ctrl提供给存取电路120以停止mram100的写入操作。值得注意的是，当mram100的写入操作响应于控制信号ctrl而停止时，mram100的一读取操作将不会停止。
磁性检测电路130包括一感测阵列132以及一控制器134。感测阵列132由排列成多个列以及多个行的多个感测单元20所构成。每个感测单元20包括mtj装置200_2。在一些实施例中，mtj装置200_1以及200_2用相同的mram工艺制造。以下将描述mtj装置200_1以及200_2的配置。
感测阵列132的感测单元20用于感测磁场，并且感测单元20的mtj装置200_2小于存储器单元10的mtj装置200_1。在一些实施例中，mtj装置200_2感测单元20的大小与存储器单元10的mtj装置200_1的大小相同。控制器134根据时钟信号周期性地存取感测阵列132，以判断写入感测阵列132的第一数据dat1是否与从感测阵列132所读取的第二数据dat2相同。在一些实施例中，时钟信号具有从1mhz到100khz的固定频率。控制器134比较第一数据dat1以及第二数据dat2，以取得第一数据dat1与第二数据dat2之间的差值(difference)(或错误率(errorrate))。如果第一数据dat1与第二数据dat2之间的差值(或错误率)超过一既定值，则磁性检测电路130判断mram100的外部磁场强度mf超过阈值强度th，接着磁性检测电路130提供控制信号ctrl以通知存取电路120。响应于控制信号ctrl，存取电路120停止mram100的写入操作，直到控制信号ctrl指示存储电路120的外部磁场强度mfmram100低于阈值强度th为止。
图2a是显示根据本发明一些实施例所述的mtj装置200的示例性示意图。mtj装置200包括至少以下层：自由层210、用以隧穿障壁的穿隧障壁(tunnelingbarrier)220以及钉扎层(pinnedlayer)230。在marm100的每个mtj装置200，钉扎层230具有固定磁化方向(或磁性取向(magneticorientation))。此外，自由层210具有磁化方向，在施加由通过mtj装置200的电流所引起的自旋力矩的情况下，可在与钉扎层230的磁化方向平行的第一方向(即平行磁场状态p_state)以及与第一方向相反的第二方向之间切换。第二方向与钉扎层230的磁化方向反平行(anti-parallel)(即反平行磁场状态ap_state)。
穿隧障壁220设置在钉扎层230以及自由层210之间。穿隧障壁220由绝缘材料(例如氧化铝、氧化镁或氧化钽)组成。当自由层210以及钉扎层230的磁化方向平行时，所形成的穿隧障壁220够薄以允许自旋对准电子的转移(隧穿)。相反地，当自由层210以及钉扎层230的磁化方向反平行时，电子穿过穿隧障壁220的可能性降低。
图2b是显示图2a的mtj装置200的平行磁场状态p_state的一示例。在图2b中，自由层210具有从钉扎层230到自由层210的一磁化方向240。此外，钉扎层230具有从钉扎层230到自由层210的一磁化方向250。由于磁化方向240与磁化方向250平行，mtj装置200处于具有一低电阻值rp的平行磁场状态p_state。当磁化方向240以及250变得更加平行时，mtj装置200的电阻降低。
图2c是显示图2a的mtj装置200的反平行磁场状态ap_state的示例。在图2c中，自由层210具有从自由层210到钉扎层230的磁化方向260。此外，钉扎层230具有从钉扎层230到自由层210的磁化方向250。由于磁化方向260与磁化方向250反平行，mtj装置200处于具有高于低电阻值rp的一高电阻值rap(即rap>rp)的反平行磁场状态ap_state。当磁化方向260和250变得更加反平行时，mtj装置200的电阻增加。
在上述实施例中，mtj装置200是垂直自旋mtj，而自由层210与钉扎层230的自旋为垂直于层本身的平面。
在一些实施例中，mtj装置200为平面内(in-plane)自旋mtj，而自由层210与钉扎层230的自旋与这些层处于相同的平面中。
在mram中，mtj装置200的电阻可在分别表示为第一和第二逻辑电平的高电阻值rap以及低电阻值rp之间切换。例如，反平行磁场状态ap_state的高电阻值rap可表示高逻辑电平(即”1”)，以及平行磁场状态p_state的低电阻值rp可表示低逻辑电平(即”0”)。因此，通过用一写入电流控制mtj装置200的自由层210与钉扎层230的磁化方向，可将数据的位元(”1”或”0”)存储在mtj装置200中。此外，存储在mtj装置200中的数据的逻辑电平可通过将一感测电流传递通过mtj装置200并接着感测mtj装置200的电阻值来进行读取。
对于mtj装置200，当外部场位于自由层210和钉扎层230的磁化的相同磁化轴(magnetizationaxis)上时，mtj装置200的写入操作将因为自由层210的磁化方向改变而使得错误率(er)增加。
图3a是显示根据本发明一些实施例所述的mtj装置200a的一透视图。mtj装置200a包括一底部电极280、一钉扎层230、一穿隧障壁220、一自由层210以及一顶部电极270。
底部电极280形成在mram的基板(未显示)上。底部电极280包括例如钽、铂、钌、铜、铝、钛、钨、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其它合适的材料和/或其组合的导电材料。
钉扎层230形成在底部电极280上。在一些实施例中，钉扎层230包括由第一钉扎层232以及第二钉扎层234所形成的多层结构。钉扎层232与234包括反铁磁(anti-ferromagnetic)材料。在反铁磁材料中，内部磁矩(internalmagneticmoment)倾向于依照交替图案(alternatingpattern)设置。此外，当两者相邻时，磁场将倾向于消除，因此这种材料将可在内部表现出最小的净磁场。尽管净磁场最小，但反铁磁材料可能会改变其它材料的磁场行为，即所谓的交互耦合效应(exchangecouplingeffect)。例如，反铁磁材料可抵抗另一种交互耦合材料的磁场的变化。反铁磁材料包括铂锰(ptmn)、铱锰(”irmn”)、铑锰(”rhmn”)以及铁锰(”femn”)。
穿隧障壁220为形成在钉扎层230上的阻障层(barrierlayer)。穿隧障壁220可包括非磁性材料，例如镁(mg)。在一些实施例中，穿隧障壁220包括氧化镁(mgo)、al2o3、氮化铝(aln)、氮氧化铝(alon)和/或其它合适的非磁性材料。
自由层210形成在穿隧障壁220上。相同于钉扎层232与234，自由层210可包括铁磁材料，例如钴-铁化合物(cofe)和/或钴-铁硼(cofeb)化合物。自由层210还可包括其它磁性材料，例如cofeta、nife、cofe、copt、copd、fept、和/或ni、co以及fe的合金。
顶部电极270形成在自由层210上，使得顶部电极270与自由层210电性耦接。就组成和沉积而言，顶部电极270类似于底部电极280。
在一些实施例中，对于mtj装置200a，顶部电极270与对应于mtj装置200a的位元线耦接。底部电极280通过选择晶体管(未显示)与对应于mtj装置200a的互补位元线耦接，且互补位元线与位元线互补。此外，选择晶体管由对应于mtj装置200a的字元线控制，即选择晶体管的栅极与字元线耦接。
在一些实施例中，对于mtj装置200a，底部电极280与对应于mtj装置200a的位元线耦接。顶部电极270通过选择晶体管(未显示)与对应于mtj装置200a的互补位元线耦接，其中互补位元线与位元线互补。此外，选择晶体管由与对应于mtj装置200a的字元线控制。
mtj装置200a的大小由其面积、直径(标记为310)、钉扎层230的厚度、自由层210的厚度等决定。
图3b是显示与图3a的mtj装置200a钉扎层232与234以及自由层210的磁化方向和外部磁场的四种可能配置之间的关系的表格。
在图3b的表格中，“fl”表示自由层210的磁化方向。“ap1”表示钉扎层232的磁化方向。“ap2”表示钉扎层234的磁化方向。
在第一配置中，当外部磁场的磁化方向平行于钉扎层234时，mtj装置200a将从一平行磁场状态a_state被编写为一反平行磁场状态ap_state。在初始状态中(例如平行磁场状态a_state)，自由层210以及钉扎层234具有与钉扎层232反平行的相同磁化方向。在写入状态中(例如反平行磁场状态ap_state)，自由层210以及钉扎层232具有与钉扎层234反平行的相同磁化方向。
在第二配置中，当外部磁场的磁化方向与钉扎层234反平行时，mtj装置200a将从平行磁场状态a_state被编程为反平行磁场状态ap_state。在初始状态中，自由层210以及钉扎层234具有与钉扎层232反平行的相同磁化方向。在写入状态中，自由层210以及钉扎层232具有与钉扎层234反？平行的相同磁化方向。
在第三配置中，当外部磁场具有与钉扎层234平行的磁化方向时，mtj装置200a将从反平行磁场状态ap_state被编程为到平行磁场状态a_state。在初始状态中，自由层210以及钉扎层232具有与钉扎层234反平行的相同磁化方向。在写入状态中，自由层210以及钉扎层234具有与钉扎层232反平行的相同磁化方向。
在第四配置中，当外部磁场的磁化方向与钉扎层234反平行时，mtj装置200a将从反平行磁场状态ap_state被编程为到平行磁场状态a_state。在初始状态中，自由层210以及钉扎层232具有与钉扎层234反平行的相同磁化方向。在写入状态中，自由层210以及钉扎层234具有与钉扎层232平行的相同磁化方向。
当磁场方向沿着mram单元的磁化轴时，外部磁场影响mtj装置200a的写入错误率最高。在写入错误率的不对称效应中，对于四种配置来说，外部阈值发生明显的写入错误率下降的状况彼此之间差别很大。在一些实施例中，由于低磁场阈值，仅最坏的情况可能导致磁场问题(即第四配置)。
如上所述，感测阵列132中的感测单元20的mtj装置200_2小于存储器阵列110中的存储器单元10的mtj装置200_1。因此，相较于感测阵列110中的存储器单元10的mtj装置200_1，感测阵列132中的感测单元20的mtj装置200_2具有较小的面积、较小的直径310、较小厚度的钉扎层230或较小厚度的自由层210。在一些实施例中，通过调整mram工艺中的参数或者布局，可调整mtj装置200_1以及200_2的尺寸。举例来说，存储器单元10的mtj装置200_1的直径310以及感测单元20的mtj装置200_2的直径310可通过光刻中的mram单元的掩模放置进行调整。
相较于存储器单元10，感测单元20在瞬变的外部磁场下具有更快的错误率增加，其原因为它对外部磁场的影响更为敏感。相较于具有较大尺寸的mtj装置200_1的存储器单元10，具有较小尺寸的mtj装置200_2的感测单元20将容易通过瞬变的外部磁场(transientexternalfield)进行切换，其原因为感测单元20的mtj装置200_2的电阻值较容易通过瞬变的外部磁场改变。
图4a是显示说明感测单元20的mtj装置200_2的电阻与外部磁场之间的关系的示意图。当外部磁场小于磁场值mf1时，mtj装置200_2的电阻切换为低电阻值rp，并且mtj装置200_2运行于平行磁场状态p_state中。当外部磁场从磁场值mf1逐渐增加时，mtj装置200_2的电阻也随之增加。当外部磁场超过磁场值mf2时，mtj装置200_2的电阻切换到高电阻值rap，并且mtj装置200_2运行于反平行磁场状态ap_state中。
mtj装置200_2的磁场值mf1以及mf2是可根据客户要求或在外部磁场下的写入错误性能通过调整的mtj装置200_2的尺寸来决定。
图4b是显示感测单元20的mtj装置200_2的写入错误率与外部磁场的第三和第四配置之间的关系的示意图。在图4b中，曲线410、420和430分别表示在外部磁场的第三和第四配置下具有第一尺寸、第二尺寸和第三尺寸的mtj装置200_2的错误率，第一尺寸小于第二尺寸而第二尺寸小于第三尺寸。对于外部磁场的第四配置而言，当外部磁场增加时，感测阵列132的一些mtj装置200_2可切换到高电阻值rap，因此错误率增加。此外，当mtj装置200_2的尺寸减小时，在外部磁场的第四配置下错误率会增加。举例来说，对应于具有较小尺寸的mtj装置200_2的曲线410的错误率er1大于对应于具有较大尺寸的mtj装置200_2的曲线410的错误率er2。类似地，对于外部磁场的第三配置而言，当外部磁场减小时，感测阵列132的一些mtj装置200_2可被切换到低电阻值rp，因此错误率增加。此外，当mtj装置200_2的尺寸减小时，在外部磁场的第三配置下错误率会增加。
如上所述，mtj装置200_2的磁场值mf1以及mf2根据客户要求或在外部磁场下的写入错误性能通过调整mtj装置200_2的尺寸来决定。
图5a是显示根据本发明一些实施例所述的mram100a中存储器阵列110a以及感测阵列132a的放置。为了简化说明，在图5a中省略mram100a的存取电路120以及磁性检测电路130。如上所述，存储器阵列110a由设置成多个列以及多个行的多个存储器单元10所构成。存储器阵列110a的存储器单元10用于存储数据，以及每个存储器单元10包括mtj装置200_1。在一些实施例中，存储器阵列110a由多个存储器子阵列110_1～110_n所构成。
感测阵列132a包括多个感测子阵列132_1～132_4。每个感测子阵列132_1～132_4由设置成多个列以及多个行的多个感测单元20所构成。相较于存储器阵列110a，感测子阵列132_1～132_4为小的阵列。举例来说，每个感测子阵列132_1～132_4中的感测单元20的数量小于存储器阵列110a中的存储器单元10的数量。每个感测单元20包括用以感测磁场的mtj装置200_2。此外，感测单元20的mtj装置200_2小于存储器单元10的mtj装置200_1。
在一些实施例中，存储器阵列110a被多个感测子阵列包围。例如，感测子阵列132_1设置于存储阵列110a的左侧，并且感测子阵列132_3设置于存储阵列110a的右侧。此外，感测子阵列132_2设置于存储阵列110a的底部，并且感测子阵列132_4设置于存储阵列110a的顶部。
感测子阵列132_1～132_4小于存储器阵列110a。换言之，每个感测阵列132_1～132_4中的感测单元20的数量小于存储器阵列110a中的存储器单元10的数量。在一些实施例中，每个感测子阵列132_1～132_4的最小尺寸根据单一位元组确定，即根据mram100a的位元组大小，最小感测子阵列由8、16、32或64个感测单元20所构成。
在一些实施例中，仅单一阵列(例如子阵列132_1、132_2、132_3或132_4)被设置为相邻于存储器阵列110a。此外，单一阵列的最小尺寸可根据单一位元组决定，即根据mram100a的位元组大小，最小感测阵列由8、16、32或64个感测单元20所构成。
图5b是显示根据本发明一些实施例所述的mram100b的存储器阵列100b及感测阵列132b的设置。为了简化说明，在图5b中省略mram100b的存取电路120以及磁性检测电路130。存储器阵列100b包括多个存储器子阵列110_1～110_(n+1)。此外，感测阵列132b包括多个感测子阵列132_1～132_n。每个感测子阵列132_1～132_n被设置在两个相邻的存储器子阵列之间。举例来说，感测子阵列132_1被设置在存储器子阵列110_1与110_2之间，并且感测子阵列132_n被设置在存储器子阵列110_n与110_(n+1)之间。
相较于存储器子阵列110_1～110_(n+1)，感测子阵列132_1～132_n为小的阵列。此外，感测子阵列132_1～132_n内的感测单元20的mtj装置200_2小于存储器子阵列110_1～110_(n+1)的mtj装置200_1。
感测子阵列132_1～132_n小于存储器子阵列110_1～110_(n+1)。换言之，每个感测子阵列132_1～132_n中的感测单元20的数量小于每个存储器子阵列110_1～110_(n+1)中的存储器单元10的数量。在一些实施例中，感测子阵列的最小尺寸根据单一位元组所决定，即根据mram100b的位元组大小，最小感测子阵列由8、16、32或64个感测单元20所构成。
在一些实施例中，仅单一阵列(例如子阵列132_1、132_2、132_3、...或132_n)被设置为相邻于存储器阵列110b。此外，根据单一阵列决定其最小尺寸，即根据mram100b的位元组大小，最小感测阵列由8、16、32或64个感测单元20所构成。
图6是显示根据本发明一些实施例所述的mram100c。mram100c包括一存储器阵列110c、一存取电路120a以及一磁性检测电路130a。
存储器阵列110c用于存储数据，以及存储器阵列110c包括存储器子阵列110_1～110_4。每一个存储器子阵列110_1～110_4中由设置成多个列以及多个行的多个存储器单元10所构成。如上所述，每个存储器单元10包括mtj装置200_1。
存取电路120a能够存取存储器阵列110c。举例来说，存取电路120a能够根据位址信息执行读取操作以从存储器阵列110c读取数据和/或执行写入操作以将数据写入(或编程)到存储器阵列110c中。
存取电路120a包括一写入电路140、一位址输入缓冲器150以及一输出缓冲器160。写入电路140包括用以将数据写入(或编程)到存储器单元10的多个写入驱动器(未显示)。位址输入缓冲器150包括用以解码一读取位址或一写入位址的一位址解码器(例如列解码器和/或行解码器)。输出缓冲器160包括用以感测来自存储器阵列110c的输出的多个感测放大器(未显示)。写入电路140、位址输入缓冲器150以及输出缓冲器160仅用以作为本发明实施例的示例，但并不以此为限。
磁性检测电路130a能够检测mram100c的外部磁场。当磁性检测电路130a检测到mram100c的外部磁场强度mf超过阈值强度th时，磁性检测电路130a将控制信号ctrl提供给存取电路120a的写入电路140，以便停止mram100c的写入操作。
磁性检测电路130a包括感测阵列132c以及控制器134。感测阵列132c被设置在存储器阵列110c的底部。感测阵列132c包括多个感测子阵列132_1～132_8。每个感测子阵列132_1～132_8由设置成单一行或多行以及单一列或多列的多个感测单元20所构成。如上所述，每个感测单元20包括mtj装置200_2。在一些实施例中，感测子阵列132_1至132_8具有相同的尺寸，即感测子阵列132_1～132_8中的感测单元20的数量为相同的。在一些实施例中，感测子阵列132_1～132_8的尺寸为不同的。
通过周期性地存取感测子阵列132_1～132_8，控制器134可检测外部磁场并取得外部磁场强度mf。控制器134周期性地将第一数据dat1写入感测子阵列132_1～132_8中，并回读感测子阵列132_1～132_8的第二数据dat2，以取得第一数据dat1(例如写入数据)与第二数据dat2(例如读取数据)之间的差值(或错误率)。此外，控制器134还根据第一数据dat1与第二数据dat2之间的差值来决定外部磁场强度mf。
在一些实施例中，对于感测子阵列132_1～132_8而言，当没有外部磁场或者外部磁场强度mf不足以改变感测单元20的磁场状态时，第二数据dat2与第一数据dat1会相同，即写入图案等于回读图案。如果外部磁场强度mf增大，则感测单元20的磁场状态可能因外部磁场的干扰而改变。
在一些实施例中，以感测子阵列132_1为例进行说明，第一数据dat1具有由相同位元(例如”0”或”1”)所构成的写入图案，并且第一数据dat1被写入到感测子阵列132_1的感测单元20中，以将感测单元20设置为相同的磁场状态(例如平行磁场状态p_state或反平行磁场状态ap_state)。在相同的位元被写入到感测子阵列132_1后，读取感测子阵列132_1的感测单元20以取得具有回读图案的第二数据dat2。
在一些实施例中，以感测子阵列132_1为例进行说明，第一数据dat1具有包括多个位元”0”以及多个位元”1”的写入图案，以及第一数据dat1被写入到感测子阵列132_1的感测单元20以将感测单元20设置为对应的磁场状态(例如平行磁场状态p_state或反平行磁场状态ap_state)。举例来说，当位元”1”被写入到感测单元20中时，感测单元20被切换到具有高电阻值rap的反平行磁场状态ap_state。相反地，当位元”0”被写入到感测单元20中时，感测单元20切换为具有低电阻值rp的平行磁场状态p_state。在第一数据dat1被写入感测子阵列132_1之后，感测子阵列132_1的感测单元20的一部分被编写成平行磁场状态p_state，而感测子阵列132_1的其余感测单元20被编写成反平行磁场状态ap_state。接下来，读取感测子阵列132_1的感测单元20以取得具有回读图案的第二数据dat2。在一些实施例中，在写入图案中，位元”0”的数量与位元”1”的数量相同。在一些实施例中，在写入图案中，位元”0”的数量与位元”1”的数量不同。
在一些实施例中，写入到每个感测子阵列132_1～132_8的第一数据dat1具有相同的写入图案。在一些实施例中，写入到每个感测子阵列132_1～132_8的第一数据dat1具有多种的写入图案。
在一些实施例中，可根据第一数据dat1与第二数据dat2之间的差值、包括mram的电子装置100c的各种应用等来调整感测单元20的写入图案的内容和/或存取频率。
如上所述，外部磁场强度mf是根据第一数据dat1与第二数据dat2之间的差值来检测。当第一数据dat1以及第二数据dat2之间的差值因为来自外部磁场的干扰而增加时，磁性检测电路130a判断磁场强度mf增大。相反地，当第一数据dat1以及第二数据dat2之间的差值减小时，磁性检测电路130a判断磁场强度mf减小。
在一些实施例中，当磁场强度mf超过场阈值强度th，磁性检测电路130a将控制信号ctrl提供给存取电路120的写入电路140。响应于控制信号ctrl，写入电路140停止(或暂停)mram100c的写入操作。因此，当磁场强度mf超过阈值强度th时，在mram100c中不会存在写入错误。具体而言，将暂时禁能存储器阵列110c以防止写入错误。
在一些实施例中，阈值强度th根据感测单元20的bjt装置200_2的大小来决定。在一些实施例中，阈值强度th是根据包括mram100c的电子装置的各种应用和/或各种操作条件来决定。
在一些实施例中，磁性检测电路130a持续计算磁场强度mf超过阈值强度th的次数。如果磁场强度mf超过阈值强度th的持续次数大于一既定值，则磁性检测电路130a将控制信号ctrl提供给存取电路120的写入电路140，以通知存取电路120的写入电路140停止(或暂停)mram100c的写入操作。
当暂时禁能存储器阵列110c以防止写入错误时，磁性检测电路130a通过周期性地存取感测阵列132c而持续检测mram100c的外部磁场。
在一些实施例中，当磁场强度mf小于阈值强度th，磁性检测电路130a将控制信号ctrl提供给存取电路120的写入电路140。响应于控制信号ctrl，写入电路140恢复(或执行)mram100c的写入操作。
在一些实施例中，磁性检测电路130a持续计算磁场强度mf小于阈值强度th的次数。如果磁场强度mf小于阈值强度th的持续次数大于一既定值，则磁性检测电路130a将控制信号ctrl提供给存取电路120的写入电路140，以通知存取电路120的写入电路140恢复(或执行)mram100c的写入操作。
图7是显示根据本发明一些实施例所述的用于mram(例如，100、100a、100b、100c)的操作方法。
mram包括由多个存储器单元10所构成的存储器阵列110以及由多个感测单元20所构成的感测阵列132。每个存储器单元10包括mtj装置200_1，并且每个感测单元20包括mtj设备200_2。此外，存储器单元10内的mtj装置200_1大于感测单元20内的mtj装置200_1。存储器单元10的数量大于感测单元20的数量。
在一些实施例中，感测阵列132沿着存储器阵列110设置。例如，感测阵列132被设置在存储器阵列110的至少一侧。在一些实施例中，感测阵列132包括多个感测子阵列132以及存储器阵列110包括多个存储器子阵列，而每个感测子阵列被设置在两个相邻的存储器子阵列之间。
在操作s710中，以固定的时钟信号周期性地存取感测阵列132。如上所述，具有写入图案的第一数据dat1被写入到感测阵列132中，接着通过回读感测阵列132的数据来取得具有回读图案的第二数据dat2。
在一些实施例中，写入图案由相同位元(例如”0”或”1”)所构成，并且第一数据dat1被写入到感测阵列132的感测单元20中，以便设置感测单元20作为相同的磁场状态(例如平行磁场状态p_state或反平行磁场状态ap_state)。
在一些实施例中，写入图案由多个位元”0”以及多个位元”1”所构成，并且第一数据dat1被写入到感测阵列132的感测单元20中，以便设置感测单元20的一部分以作为平行磁场状态p_state，而其余的感测单元20作为反平行磁场状态ap_state。
在操作s720中，取得第一数据dat1(即写入数据)以及第二数据dat2(即读取数据)之间的差值。
在操作s730中，根据第一数据dat1以及第二数据dat2之间的差值取得外部磁场强度mf。当第一数据dat1以及第二数据dat2之间的差值因为来自外部磁场的干扰而增加时，判断磁场强度mf增大。相反地，当第一数据dat1以及第二数据dat2之间的差值减小时，判断磁场强度mf减小。
在操作s740中，根据外部磁场强度mf决定是否停止对存储器阵列110的写入操作。如上所述，如果mram100c的外部磁场强度mf超过阈值强度th，则停止mram100c的写入操作，以防止写入错误。相反地，如果mram100c的外部磁场强度mf未超过阈值强度th，则执行写入操作。
本发明提供包括磁性检测电路的mram的多个实施例。磁性检测电路包括能够检测mram的外部磁场的多个感测单元20。具体而言，作为一磁感测器的感测单元在mram写入操作前检测外部磁场。通过周期性地读取感测单元，根据感测单元的写入数据(即第一数据dat1)以及读取数据(即第二数据dat2)的错误率来取得mram的外部磁场强度mf。感测单元20的mtj装置200_2具有小于存储器单元10的mtj装置200_1的尺寸。当磁场强度mf超过场阈值强度th时，磁性检测电路用以通知mram停止写入操作直到检测到磁场强度mf小于场阈值强度th为止，以防止mram的写入错误。此外，通过使用磁性检测电路来检测外部磁场，由于mtj装置200_1和200_2使用相同的mram工艺制造，因此不需要额外的制造工艺。此外，磁性检测电路使得mram在大多数磁性环境中的应用无需外部遮蔽。
本发明的一些实施例提供一种磁性检测电路，适用于一磁阻式随机存取存储器，包括一感测阵列以及一控制器。感测阵列包括多个感测单元。其中，每一个感测单元包括一第一种磁性穿隧接面(mtj)装置。控制器用以读取感测单元以检测磁阻式随机存取存储器所处的外部磁场强度。其中，控制器根据磁阻式随机存取存储器的外部磁场强度决定是否停止对磁阻式随机存取存储器的多个存储器单元的写入操作，并且每一个存储器单元都包括一第二种磁性穿隧接面装置。其中，第一种磁性穿隧接面装置小于第二种磁性穿隧接面装置。
根据本发明一些实施例，其中控制器用以取得写入到感测单元的第一数据与从感测单元读取的第二数据之间的差值，以及第一数据以及第二数据之间的差值表示磁阻式随机存取存储器的外部磁场强度。
根据本发明一些实施例，其中当第一数据与第二数据之间的差值大于一阈值时，控制器停止磁阻式随机存取存储器的存储器单元的写入操作，直到第一数据与第二数据之间的差值小于阈值为止。
根据本发明一些实施例，其中当外部磁场强度增加时，第一数据与第二数据之间的差值增加，并且当外部磁场强度减少时，第一数据与第二数据之间的差值减少。
根据本发明一些实施例，其中一些第一种磁性穿隧接面装置被切换到具有一高电阻的一反平行磁场状态，并且其余的第一种磁性穿隧接面装置被切换到具有一低电阻的一平行磁场状态。
根据本发明一些实施例，其中多个存储器单元被配置在具有多个列以及多个行的一存储器阵列中，并且感测单元被设置在存储器阵列周围。
根据本发明一些实施例，其中存储器单元的数量大于感测单元的数量。
本发明的另一些实施例提供一种磁阻式随机存取存储器，包括多个感测单元、多个存储器单元、一控制器以及一存取电路。其中，每一个感测单元中包括一第一磁性穿遂接面装置。多个存储器单元设置在至少一存储器阵列中。其中，每一个存储器单元都包括一第二种磁性穿隧接面装置。控制器与存储器单元耦接，用以将第一数据写入到多个感测单元中，以及在第一数据被写入后，从感测单元中读取第二数据。存取电路与存储器单元耦接，用以存取存储器单元。其中，控制器用以取得第一数据以及第二数据之间的一差值，以及当第一数据与第二数据之间的差值指示磁阻式随机存取存储器的外部磁场强度大于一阈值时，控制存取电路停止写入存储器阵列。
根据本发明一些实施例，其中第一种磁性穿隧接面装置小于第二种磁性穿隧接面装置。
根据本发明一些实施例，其中当外部磁场强度增加时，第一数据与第二数据之间的差值增加，并且当外部磁场强度减少时，第一数据与第二数据减少。
根据本发明一些实施例，其中当控制器将第一数据写入感测单元时，一些第一种磁性穿隧接面装置被切换到具有一高电阻的一反平行磁场状态，并且其余的第一种磁性穿隧接面装置被切换到具有一低电阻的一平行磁场状态。
根据本发明一些实施例，其中存储器单元被设置在具有多个列以及多个行的存储器阵列中，以及感测单元被设置在存储器阵列周围。
根据本发明一些实施例，其中存储器单元的一第一部分被设置在具有多个列以及多个行的一第一存储器子阵列中，存储器单元的一第二部分被设置成具有多个列以及多个行的一第二存储器子阵列中，并且感测单元设置在第一存储器子阵列与第二存储器子阵列之间。
根据本发明一些实施例，其中存储器单元的数量大于感测单元的数量。
本发明的另一些实施例提供一种磁阻式随机存取存储器的操作方法，包括：周期性地存取多个感测单元以决定磁阻式随机存取存储器的外部磁场强度，其中感测单元沿着磁阻式随机存取存储器的多个存储器单元设置；以及根据磁阻式随机存取存储器的外部磁场强度决定是否停止多个存储器单元的写入操作。其中，感测单元以及存储器单元各自包括一磁性穿遂接面装置，并且感测单元的磁性穿隧接面装置小于存储器单元的磁性穿隧接面装置。
根据本发明一些实施例，其中周期性地读取感测单元以决定磁阻式随机存取存储器的外部磁场强度的步骤还包括：将第一数据写入到感测单元中；在写入第一数据后，从感测单元读取第二数据；以及取得第一数据以及第二数据之间的差值。其中，第一数据以及第二数据之间的差值表示磁阻式随机存取存储器的外部磁场强度。
根据本发明一些实施例，其中当外部磁场强度增加时，第一数据与第二数据之间的差值增加，并且当外部磁场强度减少时，第一数据与第二数据之间的差值减少。
根据本发明一些实施例，其中当第一数据被写入到感测单元中时，一些第一种磁性穿隧接面装置被切换到具有一高电阻的一反平行磁场状态，并且剩余的第一种磁性穿隧接面装置被切换到具有一低电阻的一平行磁场状态。
根据本发明一些实施例，其中根据磁阻式随机存取存储器的外部磁场强度来决定是否停止存储器单元的写入操作的步骤还包括：当第一数据与第二数据之间的差值大于一阈值时，停止多个存储器单元的写入操作；以及当差值小于阈值时，恢复存储器单元的写入操作。
根据本发明一些实施例，其中存储器单元被设置在具有多个列以及多个行的一存储器阵列中，并且感测阵列被设置在存储器阵列周围。
前述的实施例或者示例已概述本发明的特征，本领域技术人员可优选地理解本发明的一个实施例。本领域技术人员应当理解，他们可轻易地使用本发明作为用于设计或者修改其它过程以及结构以实施相同的目的和/或者实现本发明所介绍的实施例或者示例的相同优点。本领域技术人员可理解的是，上述等效构造并未脱离本发明的构思和范围，并且可于不脱离本发明的构思和范围进行各种改变、替换和更改。