包括检测时钟样式生成器的存储器设备的制作方法

本申请要求在韩国知识产权局于2017年7月14日提交的韩国专利申请第10-2017-0089851号、于2017年7月27日提交的韩国专利申请第10-2017-0095718号、于2017年9月5日提交的韩国专利申请第10-2017-0113355号、以及在美国专利局于2018年3月28日提交的美国专利申请第15/938,092号的优先权，其公开内容通过引用整体并入本文。

本发明构思涉及一种存储器设备，并且更具体地涉及一种包括检测时钟样式生成器的存储器设备，该检测时钟样式生成器提供检测时钟输出信号以在时钟数据恢复操作中将动态随机存取存储器(dynamicrandom-accessmemory，dram)的数据与图形处理单元(graphicsprocessingunit，gpu)的时钟信号对准。

背景技术：

dram可以被用作电子设备的图形数据存储器。ram是一种随机存取半导体存储器，其将数据中的每一比特存储在集成电路内的单独微型电容器中。电子设备的控制器与命令时钟同步地向dram发送命令，并且与数据时钟同步地将数据传递到dram。gpu是一种专用电子电路，该电子电路被设计为快速操控和改变存储器以加速某些过程，诸如在打算输出到显示设备的帧缓冲器中创建图像。gpu通过时钟数据恢复(clockdatarecovery，cdr)操作将从dram接收到的数据与gpu的时钟对准。

技术实现要素：

本发明构思的至少一个实施例提供了一种包括检测时钟样式生成器的存储器设备，该检测时钟样式生成器用于提供用于时钟数据恢复操作的检测时钟输出信号，作为随机数据样式。

根据本发明构思的示例性实施例，提供了一种存储器设备，其包括输出引脚、模式寄存器和信号生成器。信号生成器被配置为响应于来自模式寄存器的第一控制信号和第二控制信号而生成包括随机数据样式和保持数据样式中的一个的检测时钟输出信号，并通过输出引脚输出检测时钟输出信号。随机数据样式包括由存储器设备生成的伪随机数据。保持数据样式是预先存储在存储器设备中的固定样式。检测时钟输出信号被用于时钟数据恢复操作。

根据本发明构思的示例性实施例，提供了一种存储器设备，其包括输出引脚、模式寄存器和信号生成器。信号生成器被配置为响应于在第一模式期间从模式寄存器输出的第一控制信号而生成包括随机数据样式的训练数据，并且基于从模式寄存器输出的第二控制信号以第一速率和不同于第一速率的第二速率中的一个通过输出引脚输出训练数据。随机数据样式包括由存储器设备生成的伪随机数据。训练数据被用于时钟和数据恢复操作。

根据本发明构思的示例性实施例，提供了一种存储器设备，其包括第一和第二edc(errordetectioncode，错误检测码)引脚以及信号生成器。信号生成器被配置为在第一时段期间通过第一edc引脚输出第一随机数据样式并通过第二edc引脚输出为第二随机数据样式；基于第一数据计算第一循环冗余校验(cyclicredundancycheck，crc)数据；基于第二数据计算第二crc数据；并且在第一时段之后的第二时段期间通过第一edc引脚输出第一crc数据并且通过第二edc引脚输出第二crc数据。第一和第二随机数据样式包括由存储器设备生成的伪随机数据。随机数据样式被用于时钟数据恢复操作。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：

图1是根据本发明构思的示例性实施例的包括存储器设备的存储器系统的框图；

图2a和图2b是示出根据本发明构思的示例性实施例的存储器设备的操作的时序图；

图3a和图3b是示出根据本发明构思的示例性实施例的检测时钟样式生成器的图；

图4a和图4b是示出图3a的伪随机比特序列(pseudo-randombitsequence，prbs)生成器的图；

图5a和图5b是示出图3a的逻辑块的图；

图6a和图6b是示出图3a的第一样式选择器的图；

图7a和图7b是示出图3a的第二样式选择器的图；

图8a至图8c是示出根据本发明构思的示例性实施例的检测时钟样式生成器的图；

图9a至图9c是示出图8a的逻辑块的图；

图10a至图10c是示出图8a的第一样式选择器的图；

图11a至图11c是示出图8a的第二样式选择器的图；

图12和图13是示出根据本发明构思的示例性实施例的包括存储器设备的图形存储器系统的图；

图14和图15a至图15c是示出根据本发明构思的示例性实施例的包括存储器设备的图形存储器系统的图；

图16和图17a至图17d是示出根据本发明构思的示例性实施例的包括存储器设备的图形存储器系统的图；以及

图18示出了根据本发明构思的示例性实施例，当包括随机数据样式的检测时钟输出信号被用于时钟数据恢复操作时的数据眼模式。

具体实施方式

图1是根据本发明构思的示例性实施例的包括存储器设备的存储器系统100的框图。

参考图1，存储器系统100包括控制器110(例如，控制电路)和存储器设备120。控制器110可以用中央处理单元(centralprocessingunit，cpu)或图形处理单元(gpu)来实施，并且可以包括计算设备(即cpu核)和高速缓冲存储器。存储器设备120可以是诸如同步dram(synchronousdram，sdram)的时钟同步动态随机存取存储器(dram)。例如，存储器设备120可以是图形双倍数据速率(graphicsdoubledatarate，gddr)sdram。根据实施例，存储器设备120可以是诸如双倍数据速率(doubledatarate，ddr)sdram、低功率双倍数据速率(lowpowerdoubledatarate，lpddr)sdram或rambus动态随机存取存储器(rambusdynamicrandom-accessmemory，rdram)的存储器设备。

时钟信号线11、命令地址总线12和数据总线13被连接在控制器110和存储器设备120之间。由控制器110生成的主时钟信号ck通过时钟信号线11输出到存储器设备120。例如，反相主时钟信号ckb可以与主时钟信号ck一起作为连续的交变反相信号被提供。例如，主时钟信号ck包括以给定频率重复的多个脉冲，并且反相的主时钟信号ckb是主时钟信号ck的反相版本。由于可以基于其交点来检测上升/下降沿，所以作为一对，主时钟信号ck和反相的主时钟信号ckb可以提高定时精度。

根据实施例，主时钟信号ck作为连续的交变信号被单独提供给时钟信号线11。主时钟信号ck可以与参考电压vref进行比较以识别主时钟信号ck的上升/下降沿。当在参考电压vref中发生噪声波动时，在主时钟信号ck的检测中可能发生移位，并且因此当使用主时钟信号ck和反相主时钟信号ckb作为一对时定时精度可能较低。

因此，期望的是，时钟信号线11通过使用一对主时钟信号ck和反相主时钟信号ckb来发送彼此互补的连续的交变信号。在这种情况下，时钟信号线11可以包括用于发送主时钟信号ck和反相主时钟信号ckb的两条信号线。虽然主时钟信号ck和反相主时钟信号ckb是两个单独的信号，但为了便于描述，主时钟信号对ck和ckb将统称为主时钟信号ck。

根据实施例，除了主时钟信号ck之外，存储器系统100可以通过使用各种时钟信号(包括数据时钟信号wck)来支持数据通信。例如，数据时钟信号wck的频率可以是主时钟信号ck的频率的两倍或四倍。

由控制器110生成的命令cmd经由命令地址总线12被输出到存储器设备120。由控制器110生成的地址信号经由命令地址总线12被输出到存储器设备120。命令cmd或者地址信号可以通过经由命令地址总线12以时间顺序方式接收的命令地址信号的组合来发出。例如，命令cmd可以是读取命令或写入命令，并且地址信号可以指示存储器设备120中的位置以基于读取命令从其读取数据或基于写入命令向其写入数据。

在控制器110与存储器设备120之间的数据接口中，经由数据总线13发送数据dq。例如，由控制器110提供的对应于突发长度的写入数据dq可以经由数据总线13被传递至存储器设备120。从存储器设备120读出的与突发长度bl相对应的读取数据dq可以通过数据总线13被传递到控制器110。可以通过存储器设备120的数据输入/输出引脚(在下文中称为“dq引脚”)发送和接收写入数据dq或读取数据dq。引脚可以是集成电路的电互连，并且包括例如集成电路上的焊盘或其他电触点。

控制器110与存储器设备120之间的数据接口速度相对较高。例如，高数据接口速度允许控制器110和存储器设备处理高速图形或游戏。

从存储器设备120输出到控制器110的数据dq由控制器110与时钟信号同步地接收。控制器110执行数据同步操作以使存储器设备120的输出的数据dq与时钟信号同步。在示例性实施例中，数据同步操作包括调整相位，使得控制器110的时钟信号的边缘处于存储器设备120的输出的数据dq的中间的时钟数据恢复操作。时钟数据恢复操作可以通过使用由存储器设备120提供的检测时钟输出信号dc在时钟数据恢复单元112(以下称为“cdr单元”)中被执行。时钟数据恢复单元112可以通过时钟数据恢复电路来实施。

存储器设备120包括提供多个操作选项的模式寄存器121。模式寄存器121可以设置存储器设备120的各种功能、特性和模式。模式寄存器121可以设置特定的操作模式，诸如cas(columnaddressstrobe，列地址选通)延迟、突发长度、错误检测码方案、循环冗余校验(cyclicredundancycheck，crc)、crc延迟、写入延迟和数据总线反相(databusinversion，dbi)。例如，模式寄存器121可以包括指示突发长度被设置为特定值的一个或多个参数、指示crc是否将被执行的标志、指示将被执行的特定错误检测码方案的参数等。

模式寄存器121可以提供多个控制信号，即第一至第七控制信号prbs_en、edc_holdp、edc_hr、edc_inv、edc_crc、edc_rdqs和edc_ca，其控制检测时钟样式生成器122(例如，信号生成器)的操作。控制信号可以基于存储在模式寄存器121内的参数来提供。

第一控制信号prbs_en的状态确定检测时钟样式生成器122是生成包括随机数据样式还是包括保持数据样式的检测时钟输出信号dc。例如，当第一控制信号prbs_en是第一逻辑电平(例如，逻辑高)时，检测时钟样式生成器122生成包括随机数据样式的检测时钟输出信号dc。当第一控制信号prbs_en是第二逻辑电平(例如，逻辑低)时，检测时钟样式生成器122可以生成包括保持数据样式的检测时钟输出信号。例如，当第二控制信号edc_holdp是第一逻辑电平(例如，逻辑高)时，检测时钟输出信号包括保持数据样式。在示例性实施例中，当第二控制信号edc_holdp是第二逻辑电平(例如，逻辑低)并且第一控制信号prbs_en是逻辑低时，检测时钟输出信号不被检测时钟样式生成器122输出。检测时钟输出信号被时钟和数据恢复单元112用于时钟数据恢复操作。因此，随机数据样式或保持数据样式可以被用于时钟数据恢复操作。随机数据样式是随机或伪随机生成的，而保持数据样式是静态模式。当两个连续的随机数据样式输出到同一引脚时，它们彼此不同。但是，当某个类型的两个连续保持数据样式输出到同一引脚时，它们是彼此相同的。

第二控制信号edc_holdp是被设置为使得保持数据样式(而不是由检测时钟样式生成器122生成的随机数据样式)被输出到检测时钟输出信号(dc)引脚(在下文中被称为“dc引脚”)的信号。第二控制信号edc_holdp可以允许从模式寄存器121提供的保持数据样式被输出到dc引脚。例如，通过第二控制信号edc_holdp，保持数据样式可以被设置为样式0000、0001、...、和1111中的任何一个。当第二控制信号edc_holdp被设置为0001时，检测时钟输出信号dc可以重复输出为样式0001、0001、0001。根据实施例，当第一控制信号prbs_en被提供为逻辑低时，与保持数据样式有关的第二控制信号edc_holdp被提供为逻辑高，以使保持数据样式被输出为检测时钟输出信号。

第三控制信号edc_hr是被设置为使得由检测时钟样式生成器122生成的检测时钟输出信号dc的随机数据样式以第一速率或第一速率的1/2ⁿ倍的第二速率输出的信号，其中n是自然数。第一速率可以被设置为使得随机数据样式以1比特为单位被输出，并且第二速率可以被设置为使得随机数据样式以2ⁿ比特为单位被输出，诸如以2比特单位、以4比特单位或以8比特单位。例如，当第三控制信号edc_hr是第一逻辑电平(例如，逻辑低)时，从检测时钟样式生成器122输出的检测时钟输出信号dc的随机数据样式以第一速率输出。当第三控制信号edc_hr是第二逻辑电平(例如，逻辑高)时，从检测时钟样式生成器122输出的检测时钟输出信号dc的随机数据样式以第二速率输出。

根据实施例，当保持数据样式被输出到dc引脚时，如果第三控制信号edc_hr是逻辑低，则保持数据样式以第一速率输出，并且如果第三控制信号edc_hr为逻辑高，则保持数据样式以第二速率输出。

第四控制信号edc_inv是被设置为使得从检测时钟样式生成器122输出的检测时钟输出信号dc的随机数据样式被反相并且输出反相随机数据样式的信号。例如，当第四控制信号edc_inv是第一逻辑电平(例如，逻辑低)时，从检测时钟样式生成器122输出的检测时钟输出信号dc的随机数据样式在没有反相的情况下被输出。当第四控制信号edc_inv是第二逻辑电平(例如，逻辑高)时，从检测时钟样式生成器122输出的检测时钟输出信号dc的随机数据样式被反相，并且输出反相的随机数据样式。

根据实施例，当保持数据样式被输出到dc引脚时，如果第四控制信号edc_inv是第一逻辑电平(例如，逻辑低)，则保持数据样式在没有反相的情况下被输出到dc引脚，并且如果第四控制信号edc_inv是第二逻辑电平(例如，逻辑高)，则保持数据样式被反相并且反相的保持数据样式被输出到dc引脚。

第五控制信号edc_crc是被设置为将由检测时钟样式生成器122生成的crc码输出到dc引脚的信号。在实施例中，检测时钟样式生成器122被配置为通过控制器110检测数据访问模式中的数据dq中的错误，以便提高存储器设备120的数据可靠性。在实施例中，检测时钟样式生成器122响应于第五控制信号edc_crc生成用于读取和/或写入数据dq的crc码，并且经由dc引脚将crc码发送到控制器110。控制器110可以基于发送的crc码来确定数据dq中是否存在错误，并重新发出读取命令和/或写入命令。例如，如果控制器110正试图从存储器设备120读取数据，并且控制器110基于接收到的crc码确定读取失败，则控制器110将重新发送读取命令。例如，如果控制器110正试图将数据写入存储器设备120，并且控制器110基于接收到的crc码确定写入失败，则控制器110将重新发送写入命令。

根据实施例，当crc码被输出到dc引脚时，如果第三控制信号edc_hr是逻辑低，则crc码以第一速率输出，并且如果第三控制信号edc_hr是逻辑高，则以第二速率(例如，1/2ⁿ倍的第一速率，其中n是自然数)输出。在实施例中，当crc码被输出到dc引脚时，第一控制信号prbs_en和第二控制信号edc_holdp两者都被设置为第二逻辑电平(逻辑低)。

第六控制信号edc_rdqs被设置为将存储器设备120的读取数据选通信号rdqs输出到dc引脚。读取数据选通信号rdqs可以在读取数据选通模式期间被提供给控制器110。控制器110可以接收从存储器设备120输出的读取数据选通信号rdqs和读取数据dq，并且通过使用读取数据选通信号rdqs来锁定读取数据dq。

根据实施例，当读取数据选通信号rdqs被输出到dc引脚时，如果第三控制信号edc_hr是第一逻辑电平(例如，逻辑低)，则读取数据选通信号rdqs以第一速率输出，并且如果第三控制信号edc_hr是第二逻辑电平(例如，逻辑高)，则以第二速率(例如，1/2ⁿ倍的第一速率，其中n是自然数)输出。

第七控制信号edc_ca被设置为向存储器设备120的dc引脚输出命令地址(commandaddress，ca)数据(以下称为“ca数据”)。ca数据可以被提供给控制器110，并且控制器110可以通过使用ca数据来执行命令地址(ca)训练操作(以下称为“ca训练操作”)。ca训练操作是指执行同步使得从控制器110发送到存储器设备120的命令地址ca的窗口的中间处于主时钟信号ck的边缘的操作。控制器110可以使用命令地址ca来设置模式寄存器121的值，以利用诸如cas延迟、突发长度、错误检测方案、循环冗余校验(crc)、crc延迟、写入延迟和数据总线反相(dbi)的特定操作模式来设置存储器设备120。

根据实施例，当ca数据被输出到dc引脚时，如果第三控制信号edc_hr是第一逻辑电平(例如，逻辑低)，则以第一速率输出ca数据，并且如果第三控制信号edc_hr是第二逻辑电平(例如，逻辑高)，则以第二速率(例如，1/2ⁿ倍的第一速率，其中n是自然数)输出。

存储器设备120包括生成检测时钟输出信号dc的检测时钟样式生成器122。检测时钟样式生成器122可以生成包括随机数据样式的检测时钟输出信号dc。存储器设备120可以经由连接到用于输出检测时钟输出信号dc的专用引脚的信号线14将包括随机数据样式的检测时钟输出信号dc发送到控制器110。控制器110的cdr单元112可以通过使用包括类似于实际数据的随机数据样式的检测时钟输出信号dc来执行时钟数据恢复操作。因此，cdr单元112可以减少时钟数据恢复操作中的相位偏移和锁定时间。

尽管图1示出了能够传送第一至第七控制信号prbs_en、edc_holdp、edc_hr、edc_inv、edc_crc、edc_rdqs和edc_ca的模式寄存器121，在替代实施例中，模式寄存器121生成并输出少于这七个控制信号。例如，在第一替代实施例中，模式寄存器121仅生成并输出第一至第三控制信号prbs_en、edc_holdp和edc_hr。例如，在第二替代实施例中，模式寄存器121仅输出第一至第三控制信号prbs_en、edc_holdp和edc_hr以及第四至第七控制信号edc_inv、edc_crc、edc_rdqs和edc_ca中的一个。

图2a和图2b是示出根据本发明构思的示例性实施例的存储器设备的操作的时序图。图2a示出了将读取数据选通信号rdqs输出到存储器设备120的dc引脚的示例，并且图2b示出了其中随机数据样式被输出的示例。

结合图1参考图2a，从时间ta0接收主时钟信号ck。在时间ta0处，存储器设备120接收与主时钟信号ck的上升沿同步的模式寄存器设置命令mrs，并且存储器设备120进入读取数据选通模式(以下称为“rdqs模式”)。然后，在时间ta4处，与主时钟信号ck的上升沿同步的模式寄存器设置命令mrs被存储器设备120接收，并且存储器设备120退出rdqs模式。

在rdqs模式期间，在读取命令rd在时间ta1处被施加之后在存储器设备120中设置的读取延迟rl已经过去的时间ta3处，存储器设备120输出读取数据dq。与为8的突发长度(bl8)相对应的8比特数据可以被输出为读取数据dq。在读取数据dq被输出之前，在时间ta2处将固定时钟样(clock-like)样式输出到dc引脚。从存储器设备120输出的固定时钟样样式和读取数据dq被提供给图1的控制器110，并且固定时钟样样式可以充当读取数据选通信号rdqs。控制器110可以使用读取数据选通信号rdqs来锁存读取数据dq。尽管上述示例示出了使用8比特数据，但是本发明构思的实施例不限于此，因为可以使用更低或更高的突发长度。

结合图1参考图2b，主时钟信号ck被存储器设备120接收。

主时钟信号ck从时间ta被接收。在时间ta处，与主时钟信号ck的上升沿同步的读取命令rd被存储器设备120接收。

在时间ta处施加读取命令rd之后，在存储器设备120中设置的列地址选通(columnaddressstrobe，cas)延迟cl已经过去的时间tf处，存储器设备120输出读取数据dq。可以输出对应于bl8的8比特数据，例如00110101，作为读取数据dq。当1比特数据的输出时间段被定义为“t”时，bl8的读取数据dq可以被输出8t。8t可以被设置为读取数据dq的数据单元间隔。在从时间tf到时间tg的数据单元间隔8t期间，输出bl8的读取数据dq。在下文中，8t将被描述为数据单元间隔，并且t将被描述为1比特数据单元。

对于8t的每个数据单元间隔，从检测时钟样式生成器122输出的检测时钟输出信号dc可以被输出为不同的数据样式(即随机数据样式)。例如，检测时钟输出信号dc可以在从时间ta到时间tb的8t期间被输出为数据样式11000001。检测时钟输出信号dc可以在从时间tb到时间tc的8t期间被输出为数据样式01000000，可以在从时间tc到时间td的8t期间输出为数据样式11100000，可以在从时间td到时间te的8t期间被输出为数据样式10101000，并且可以在从时间te到时间tf的8t期间被输出为数据样式00010000。另外，在从时间tf到输出读取数据dq的时间tg的8t期间，检测时钟输出信号dc可以被输出为数据样式01010100。

从存储器设备120输出的检测时钟输出信号dc可以被输出为随机数据样式并且被发送到控制器110。从检测时钟样式生成器122提供的检测时钟输出信号dc可以是通过检测时钟样式生成器122中的伪随机比特序列生成器400(参见图3)的操作而生成为伪随机数据样式而不是完全随机的数据样式。这是因为，当构成伪随机比特序列生成器400的触发器(flip-flops)的数量是n(其中n是自然数)时，重复生成2ⁿ-1个随机数据样式。

图3a和图3b是示出根据发明构思的示例性实施例的检测时钟样式生成器的图。图3a是图1的检测时钟样式生成器122的框图，并且图3b是示出检测时钟样式生成器122的操作的时序图。

参考图3a，对应于图1的检测时钟样式生成器122的检测时钟样式生成器122a基于由图1的模式寄存器121提供的第一控制信号prbs_en的状态生成检测时钟输出信号。检测时钟样式生成器122a包括伪随机比特序列生成器400(在下文中称为“prbs生成器”)、逻辑块500(例如，逻辑电路)、第一样式选择器600(例如，一个或多个多路复用器)以及第二样式选择器700(例如，一个或多个多路复用器)。

响应于第一时钟信号ckd8，prbs生成器400可以生成多个随机比特信号an至an+6。多个随机比特信号an至an+6被提供给逻辑块500和第一样式选择器600。prbs生成器400可以包括多个触发器和异或(exclusive-or，xor)门。第一时钟信号ckd8可以是基于存储器设备120中的主时钟信号ck生成的内部时钟信号。根据实施例，第一时钟信号ckd8是基于数据时钟信号wck驱动的内部时钟信号。第一时钟信号ck8d可以被生成为具有被设置为一个时钟循环并具有50％占空比的数据单元间隔8t的时钟信号。

在实施例中，逻辑块500接收随机比特信号an至an+6并且选择性地对随机比特信号an至an+6执行异或运算以生成多个逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112。逻辑块500可以包括多个异或门。逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112被提供给第一样式选择器600。

第一样式选择器600接收prbs生成器400的随机比特信号an和逻辑块500的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112，并且响应于第一时钟信号ckd8生成多个样式信号z0、z1、z2和z3。第一样式选择器600可以利用多个多路复用器来实施。样式信号z0、z1、z2和z3被提供给第二样式选择器700。

第二样式选择器700接收样式信号z0、z1、z2和z3并输出响应于第二时钟信号ckdp[0：3]从样式信号z0、z1、z2和z3当中选择的样式信号，作为检测时钟输出信号dc。第二样式选择器700可以利用单一多路复用器来实施。第二时钟信号ckdp[0：3]中的每一个可以被生成为具有为4t的时钟循环的时钟信号，该时钟循环是数据单元间隔8t的一半，并且具有25％的占空比。

参考图3b，提供具有数据单元间隔8t的周期的第一时钟信号ckd8和具有数据单元间隔8t的一半的4t的周期的第二时钟信号ckdp[0：3]。第二时钟信号ckdp[0：3]中的每一个可以被提供为具有高电平间隔t的脉冲信号。第二时钟信号ckdp[0]可以基于第二时钟信号ckdp[0]的上升沿移位t从而提供第二时钟信号ckdp[1]，第二时钟信号ckdp[1]可以基于第二时钟信号ckdp[1]的上升沿移位t，从而提供第二时钟信号ckdp[2]，并且第二时钟信号ckdp[2]可以基于第二时钟信号ckdp[2]的上升沿移位t，从而提供第二时钟信号ckdp[3]。

响应于第一时钟信号ckd8和第二时钟信号ckdp[0：3]，检测时钟样式生成器122a可以输出检测时钟输出信号dc。检测时钟输出信号dc可以被输出为对于每个数据单元间隔8t的不同数据样式。例如，检测时钟输出信号dc可以以与1比特数据相对应的t为单位输出为诸如10110111、10110001、10100101或11011100的随机数据样式。

图4a和图4b是示出图3a的prbs生成器400的图。图4a是prbs生成器400的电路图，并且图4b是示出prbs生成器400的操作的时序图。

参考图4a，prbs生成器400包括多个触发器，例如，七个触发器401至407，以及异或门408。多个触发器401至407可以被串联连接并构成线性反馈移位寄存器。线性反馈移位寄存器可以生成2ⁿ-1个随机样式。这里，n是构成线性反馈移位寄存器的触发器的数量。在本实施例中，可以使用七个触发器401至407生成2⁷-1，即127个随机样式。

第一触发器401接收异或门408的输出，并可以响应于第一时钟信号ckd8的边缘(例如，上升沿)而锁存异或门408的输出以输出随机比特信号an+6。第二触发器402接收第一触发器401的输出，并且可以响应于第一时钟信号ckd8的边缘(例如，上升沿)锁存第一触发器401的输出以输出随机比特信号an+5。以这种方式，第三至第七触发器403至407可以响应于第一时钟信号ckd8的边缘(例如，上升沿)锁存在前触发器的输出，以便分别输出随机比特信号an+4、an+3、an+2、an+1和an。

异或门408接收作为第六触发器406的输出信号的随机比特信号an+1和作为第七触发器407的输出信号的随机比特信号an。异或门408对随机比特信号an+1和an执行异或运算以向第一触发器401提供输出。

如图4b所示，响应于具有数据单元间隔8t的周期的第一时钟信号ckd8，由prbs生成器400生成的随机比特信号an至an+6中的每一个可以被移位第一时钟信号ckd8的一个时钟循环8t。对于第一时钟信号ckd8的每个边缘(例如，上升沿)，随机比特信号an至an+6可以被生成为127个随机样式。响应于第一时钟信号ckd8，可以重复生成包括127个随机样式的随机比特信号an至an+6。

图5a和图5b是示出图3a的逻辑块500的图。图5a是逻辑块500的框图，并且图5b是示出逻辑块500的操作的时序图。

参考图5a，逻辑块500包括多个异或门501至507，其选择性地接收图4a的prbs生成器400的随机比特信号an至an+6。异或门501至507可以选择性地接收随机比特信号an至an+6，并且可以分别输出逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112。

第一异或门501接收随机比特信号an+2和an+4并输出逻辑输出信号an+16。第二异或门502接收随机比特信号an+1、an+2和an+4并输出逻辑输出信号an+32。第三异或门503接收随机比特信号an+1、an+2、an+3、an+4和an+5并输出逻辑输出信号an+48。第四异或门504接收随机比特信号an+1和an+4并输出逻辑输出信号an+64。第五异或门505接收随机比特信号an+1、an+2、an+3、an+5和an+6并输出逻辑输出信号an+80。第六异或门506接收随机比特信号an+1、an+3和an+6并输出逻辑输出信号an+96。第七异或门507接收随机比特信号an、an+2和an+4并输出逻辑输出信号an+112。

从逻辑块500输出的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112中的每一个包括随机数据样式，如图5b所示。图5b示出在与图4b的随机比特信号an相同的时域中示出的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112。随机比特信号an和逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112被提供给图6a的第一样式选择器600。

图6a和图6b是示出图3a的第一样式选择器600的图。图6a是第一样式选择器600的电路图，并且图6b是示出第一样式选择器600的操作的图。

参考图6a，第一样式选择器600接收从prbs生成器400输出的随机比特信号an和从逻辑块500输出的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112。第一样式选择器600输出响应于第一时钟信号ckd8从信号an、an+16、an+32、an+48、an+64、an+80、an+96和an+112当中选择的信号，作为第一至第四样式信号z0、z1、z2和z3。第一样式选择器600可以利用包括第一至第四多路复用器601到604的8：4多路复用器来实施。

第一多路复用器601在第一输入i1处接收随机比特信号an，在第二输入i2处接收逻辑输出信号an+64，在选择输入s处接收第一时钟信号ckd8，并且输出第一样式信号z0。根据随机比特信号an的状态、逻辑输出信号an+64的状态和第一时钟信号ckd8的转变来生成第一样式信号z0。当在选择输入s处接收的第一时钟信号ckd8为逻辑高时，选择在第一输入i1处接收的随机比特信号an的状态并将其输出为第一样式信号z0。当在选择输入s处接收的第一时钟信号ckd8为逻辑低时，选择在第二输入i2处接收的逻辑输出信号an+64的状态并将其输出为第一样式信号z0。

第二多路复用器602在第一输入i1处接收逻辑输出信号an+16，在第二输入i2处接收逻辑输出信号an+80，在选择输入s处接收第一时钟信号ckd8，并且输出第二样式信号z1。当在选择输入s处接收的第一时钟信号ckd8为逻辑高时，选择在第一输入i1处接收的逻辑输出信号an+16的状态并将其输出为第二样式信号z1。当在选择输入s处接收的第一时钟信号ckd8为逻辑低时，选择在第二输入i2处接收的逻辑输出信号an+80的状态并将其输出为第二样式信号z1。

第三多路复用器603在第一输入i1处接收逻辑输出信号an+32，在第二输入i2处接收逻辑输出信号an+96，在选择输入s处接收第一时钟信号ckd8，并且输出第三样式信号z2。当在选择输入s处接收的第一时钟信号ckd8为逻辑高时，选择在第一输入i1处接收的逻辑输出信号an+32的状态，并将其输出为第三样式信号z2。当在选择输入s处接收的第一时钟信号ckd8为逻辑低时，选择在第二输入i2处接收的逻辑输出信号an+96的状态并将其输出为第三样式信号z2。

第四多路复用器604在第一输入i1处接收逻辑输出信号an+48，在第二输入i2处接收逻辑输出信号an+112，在选择输入s处接收第一时钟信号ckd8，并且输出第四样式信号z3。当在选择输入s处接收的第一时钟信号ckd8为逻辑高时，选择在第一输入i1处接收的逻辑输出信号an+48的状态，并将其输出为第四样式信号z3。当在选择输入s处接收的第一时钟信号ckd8为逻辑低时，选择在第二输入i2处接收的逻辑输出信号an+112的状态并将其输出为第四样式信号z3。

如图6b所示，从第一样式选择器600输出的第一至第四样式信号z0、z1、z2和z3中的每一个包括随机数据样式。第一至第四样式信号z0、z1、z2和z3被提供给图7a的第二样式选择器700。

图7a和图7b是示出图3a的第二样式选择器700的图。图7a是第二样式选择器700的电路图，并且图7b是示出第二样式选择器700的操作的时序图。

参考图7a，第二样式选择器700接收从第一样式选择器600输出的样式信号z0、z1、z2和z3，并输出响应于第二时钟信号ckdp[0：3]从样式信号z0、z1、z2和z3当中选择的样式信号，作为检测时钟输出信号dc。第二样式选择器700可以利用4:1多路复用器来实施。

第二样式选择器700在第一输入i1处接收样式信号z0，在第二输入i2处接收样式信号z1，在第三输入i3处接收样式信号z2，在第四输入i4处接收样式信号z3，在选择输入s处接收第二时钟信号ckdp[0：3]，并输出检测时钟输出信号dc。检测时钟输出信号dc可以根据样式信号z0、z1、z2和z3的状态和第二时钟信号ckdp[0：3]的状态而生成。当选择输入s处的第二时钟信号ckdp[0]为逻辑高时，选择第一输入i1处的样式信号z0的状态并将其输出为检测时钟输出信号dc。当选择输入s处的第二时钟信号ckdp[1]为逻辑高时，选择第二输入i1处的样式信号z1的状态并将其输出为检测时钟输出信号dc。当选择输入s处的第二时钟信号ckdp[2]为逻辑高时，选择第三输入i3处的样式信号z2的状态并将其输出为检测时钟输出信号dc。当选择输入s处的第二时钟信号ckdp[3]为逻辑高时，选择第四输入i4处的样式信号z3的状态并将其输出为检测时钟输出信号dc。

如图7b所示，从第二样式选择器700输出的检测时钟输出信号dc包括随机数据样式。检测时钟输出信号dc可以作为1比特数据单元的随机数据样式来提供。检测时钟输出信号dc基于参考图4a描述的prbs生成器400的随机比特信号an至an+6而生成，并且包括随机数据样式。由于在随机比特信号an至an+6中重复生成127个随机模式，所以检测时钟输出信号dc也可以根据包括127个随机模式的随机比特信号an至an+6重复生成。因此，检测时钟输出信号dc可以包括伪随机数据样式。

图8a至图8c是示出根据本发明构思的示例性实施例的检测时钟样式生成器的图。图8a是图1的检测时钟样式生成器122的框图，图8b是示出当第三控制信号edc_hr为逻辑低时的检测时钟样式生成器122的操作的时序图，并且图8c是示出当第三控制信号edc_hr为逻辑高时的检测时钟样式生成器122的操作的时序图。第三控制信号edc_hr是用于控制从检测时钟样式生成器122输出的检测时钟输出信号dc的随机数据样式以第一速率或第一速率的一半的第二速率输出的信号。第一速率可以被设置为使得随机数据样式以1比特数据单元输出，并且第二速率可以被设置为使得随机数据样式以2比特数据单元输出。

参考图8a，对应于图1的检测时钟样式生成器122的检测时钟样式生成器122b，基于从图1的模式寄存器121提供的第一控制信号prbs_en的状态，生成包括随机数据样式的时钟检测输出信号。检测时钟样式生成器122b包括prbs生成器400、逻辑块900、第一样式选择器1000和第二样式选择器1100。

图8a的prbs生成器400与图4a所示的prbs生成器400相同。prbs生成器400可以是包括七个触发器401至407和异或门408的线性反馈移位寄存器。prbs生成器400可以响应于第一时钟信号ckd8生成多个随机比特信号an至an+6。

逻辑块900响应于第三控制信号edc_hr接收随机比特信号an至an+6并且生成多个逻辑切换信号n1至n8。逻辑块900可以包括多个异或门和多个切换设备。多个逻辑切换信号n1至n8可以被提供给第一样式选择器1000。

第一样式选择器1000接收逻辑块900的逻辑切换信号n1至n8，并且响应于第一时钟信号ckd8生成多个样式信号z0、z1、z2和z3。第一样式选择器1000可以利用多个多路复用器来实施。样式信号z0、z1、z2和z3被提供给第二样式选择器1100。

第二样式选择器1100接收样式信号z0、z1、z2和z3并输出响应于第二时钟信号ckdp[0：3]从样式信号z0、z1、z2和z3当中选择的样式信号，作为检测时钟输出信号dc。第二样式选择器700可以利用一个多路复用器来实施。

参考图8b，提供具有数据单元间隔8t的周期的第一时钟信号ckd8。第二时钟信号ckdp[0：3]中的每一个被提供为具有4t的周期的脉冲信号，该周期是数据单元间隔8t的一半并且具有高电平间隔t。当第三控制信号edc_hr为逻辑低时，检测时钟样式生成器122b响应于第一信号ckd8和第二时钟信号ckdp[0：3]输出检测时钟输出信号dc。检测时钟输出信号dc可以以对应于1比特数据的t为单位输出，也就是说，可以以第一速率输出为随机数据样式。

参考图8c，提供具有数据单元间隔8t的周期的第一时钟信号ckd8，并且第二时钟信号ckdp[0：3]中的每一个被提供为具有为数据单元间隔8t的一半的4t的周期并且具有高电平间隔t的脉冲信号。当第三控制信号edc_hr为逻辑高时，检测时钟样式生成器122b响应于第一信号ckd8和第二时钟信号ckdp[0：3]输出检测时钟输出信号dc。检测时钟输出信号dc可以以对应于2比特数据的2t为单位输出，也就是说，可以以第一速率的一半的第二速率输出为随机数据样式。

图9a至图9c是示出图8a的逻辑块900的图。图9a是逻辑块900的框图，图9b是示出当第三控制信号edc_hr为逻辑低时逻辑块900的操作的时序图，并且图9c是示出当第三控制信号edc_hr为逻辑高时逻辑块900的操作的时序图。

如图9a所示，逻辑块900包括多个异或门901至907和多个切换设备911至918。多个异或门901至907可以以与图5a中所示的多个异或门501至507相同的方式配置，并且可以接收prgs生成器400的随机比特信号an至an+6。异或门901至907中的每一个可以选择性地接收随机比特信号an至an+6并且输出逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112。逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112可以输出为如图5b中的随机数据样式。

多个切换设备911至918接收随机比特信号an和逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112以及输出响应于第三控制信号edc_hr从随机比特信号an和逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112当中选择的信号，作为第一至第八逻辑切换信号n1至n8。

第一切换设备911在第一输入i0处接收随机比特信号an，在第二输入i1处接收随机比特信号an，在选择输入s处接收第三控制信号edc_hr，并输出第一逻辑切换信号n1。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的随机比特信号an的状态并将其输出为第一逻辑切换信号n1。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的随机比特信号an的状态并将其输出为第一逻辑切换信号n1。不管第三控制信号edc_hr的逻辑电平如何，第一切换设备911输出随机比特信号an作为第一逻辑切换信号n1。

第二切换设备912在第一输入i0处接收逻辑输出信号an+64，在第二输入i1处接收逻辑输出信号an+64，在选择输入s处接收第三控制信号edc_hr，并且输出第二逻辑切换信号n2。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+64的状态并将其输出为第二逻辑切换信号n2。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an+64的状态并将其输出为第二逻辑切换信号n2。不管第三控制信号edc_hr的逻辑电平如何，第二切换设备912输出逻辑输出信号an+64作为第二逻辑切换信号n2。

第三切换设备913在第一输入i0处接收逻辑输出信号an+16，在第二输入i1处接收逻辑输出信号an，在选择输入s处接收第三控制信号edc_hr，并且输出第三逻辑切换信号n3。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+16的状态并将其输出为第三逻辑切换信号n3。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an的状态并将其输出为第三逻辑切换信号n3。

第四切换设备914在第一输入i0处接收逻辑输出信号an+80，在第二输入i1处接收逻辑输出信号an+64，在选择输入s处接收第三控制信号edc_hr，并且输出第四逻辑切换信号n4。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+80的状态并将其输出为第四逻辑切换信号n4。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an+64的状态并将其输出为第四逻辑切换信号n4。

第五切换设备915在第一输入i0处接收逻辑输出信号an+32，在第二输入i1处接收逻辑输出信号an+32，在选择输入s处接收第三控制信号edc_hr，并且输出第五逻辑切换信号n5。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+32的状态并将其输出为第五逻辑切换信号n5。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an+32的状态并将其输出为第五逻辑切换信号n5。不管第三控制信号edc_hr的逻辑电平如何，第五切换设备915输出逻辑输出信号an+32作为第五逻辑切换信号n5。

第六切换设备916在第一输入i0处接收逻辑输出信号an+96，在第二输入i1处接收逻辑输出信号an+96，在选择输入s处接收第三控制信号edc_hr，并且输出第六逻辑切换信号n6。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+96的状态并将其输出为第六逻辑切换信号n6。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an+96的状态并将其输出为第六逻辑切换信号n6。不管第三控制信号edc_hr的逻辑电平如何，第六切换设备916输出逻辑输出信号an+96作为第六逻辑切换信号n6。

第七切换设备917在第一输入i0处接收逻辑输出信号an+48，在第二输入i1处接收逻辑输出信号an+32，在选择输入s处接收第三控制信号edc_hr，并且输出第七逻辑切换信号n7。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+48的状态并将其输出为第七逻辑切换信号n7。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an+32的状态并将其输出为第七逻辑切换信号n7。

第八切换设备918在第一输入i0处接收逻辑输出信号an+112，在第二输入i1处接收逻辑输出信号an+96，在选择输入s处接收第三控制信号edc_hr，并且输出第八逻辑切换信号n8。当选择输入s的第三控制信号edc_hr为逻辑低时，选择第一输入i0的逻辑输出信号an+112的状态并将其输出为第八逻辑切换信号n8。当选择输入s的第三控制信号edc_hr为逻辑高时，选择第二输入i1的逻辑输出信号an+96的状态并将其输出为第八逻辑切换信号n8。

参考图9b，当第三控制信号edc_hr为逻辑低时，从逻辑块900输出的第一至第八逻辑切换信号n1至n8包括随机数据样式。图9b示出了在与图4b的随机比特信号an相同的时域中示出的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112和第一至第八逻辑切换信号n1至n8。可以利用分别在第一至第八切换设备911至918的第一输入i0处接收的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112的样式来生成第一至第八逻辑切换信号n1至n8，并且可以被提供给图10a的第一样式选择器1000。

参考图9c，当第三控制信号edc_hr为逻辑高时，从逻辑块900输出的第一至第八逻辑切换信号n1至n8包括随机数据样式。图9c示出了在与图4b的随机比特信号an相同的时域中示出的逻辑输出信号an+16、an+32、an+48、an+64、an+80、an+96和an+112和第一至第八逻辑切换信号n1至n8。可以利用分别在第一至第八切换设备911至918的第二输入i1处接收的逻辑输出信号an、an+64、an、an+64、an+32、an+96、an+32、an+96的样式来生成第一至第八逻辑切换信号n1至n8，并且可以被提供给图10a的第一样式选择器1000。

图10a至图10c是示出图8a的第一样式选择器1000的图。图10a是第一样式选择器1000的电路图，图10b是示出当第三控制信号edc_hr为逻辑低时第一样式选择器1000的操作的时序图，图10c是示出当第三控制信号edc_hr为逻辑高时第一样式选择器1000的操作的时序图。

参考图10a，第一样式选择器1000接收从逻辑块900输出的第一至第八逻辑切换信号n1至n8。第一样式选择器1000输出响应于第一时钟信号ckd8从第一至第八逻辑切换n1至n8当中选择的信号，作为第一至第四样式信号z0、z1、z2和z3。第一样式选择器1000可以利用包括第一至第四多路复用器1001到1004的8：4多路复用器来实施。

第一多路复用器1001在第一输入i1处接收第一逻辑切换信号n1，在第二输入i2处接收第二逻辑切换信号n2，在选择输入s处接收第一时钟信号ckd8，并输出第一样式信号z0。当选择输入s的第一时钟信号ckd8为逻辑高时，选择第一输入i1的第一逻辑切换信号n1的状态并将其输出为第一样式信号z0。当选择输入s的第一时钟信号ckd8为逻辑低时，选择第二输入i2的第二逻辑切换信号n2的状态并将其输出为第一样式信号z0。

第二多路复用器1002在第一输入i1处接收第三逻辑切换信号n3，在第二输入i2处接收第四逻辑切换信号n4，在选择输入s处接收第一时钟信号ckd8，并输出第二样式信号z1。当选择输入s的第一时钟信号ckd8为逻辑高时，选择第一输入i1的第三逻辑切换信号n3的状态并将其输出为第二样式信号z1。当选择输入s的第一时钟信号ckd8为逻辑低时，选择第二输入i2的第四逻辑切换信号n4的状态并将其输出为第二样式信号z1。

第三多路复用器1003在第一输入i1处接收第五逻辑切换信号n5，在第二输入i2处接收第六逻辑切换信号n6，在选择输入s处接收第一时钟信号ckd8，并且输出第三样式信号z2。当选择输入s的第一时钟信号ckd8为逻辑高时，选择第一输入i1的第五逻辑切换信号n5的状态并将其输出为第三样式信号z2。当选择输入s的第一时钟信号ckd8为逻辑低时，选择第二输入i2的第六逻辑切换信号n6的状态并将其输出为第三样式信号z2。

第四多路复用器1004在第一输入i1处接收第七逻辑切换信号n7，在第二输入i2处接收第八逻辑切换信号n8，在选择输入s处接收第一时钟信号ckd8，并且输出第四样式信号z3。当选择输入s的第一时钟信号ckd8为逻辑高时，选择第一输入i1的第七逻辑切换信号n7的状态并将其输出为第四样式信号z3。当选择输入s的第一时钟信号ckd8为逻辑低时，选择第二输入i2的第八逻辑切换信号n8的状态并将其输出为第四样式信号z3。

参考图10b，当第三控制信号edc_hr为逻辑低时，从第一样式选择器1000输出的第一至第四样式信号z0、z1、z2和z3中的每一个包括随机数据样式。图10b示出在与图9b的第一至第八逻辑切换信号n1至n8相同时域中示出的第一至第四样式信号z0、z1、z2和z3。

参考图10c，当第三控制信号edc_hr为逻辑高时，从第一样式选择器1000输出的第一至第四样式信号z0、z1、z2和z3中的每一个包括随机数据样式。图10c示出在与图9c的第一至第八逻辑切换信号n1至n8相同时域中示出的第一至第四样式信号z0、z1、z2和z3。图10b或图10c的第一至第四样式信号z0、z1、z2和z3可以被提供给图11a的第二样式选择器1100。

图11a至图11c是示出图8a的第二样式选择器1100的图。图11a是第二样式选择器1100的电路图，图11b是示出当第三控制信号edc_hr为逻辑低时第二样式选择器1100的操作的时序图，并且图11c是示出当第三控制信号edc_hr为逻辑高时第二样式选择器1100的操作的时序图。

参考图11a，第二样式选择器1100接收从第一样式选择器1000输出的第一至第四样式信号z0、z1、z2和z3，并且输出响应于第三时钟信号ckdp[0：3]从第一至第四样式信号z0、z1、z2和z3当中选择的样式信号，作为检测时钟输出信号dc。第二样式选择器1100可以利用4:1多路复用器来实施。

第二样式选择器1100在第一输入i1处接收第一样式信号z0，在第二输入i2处接收第二样式信号z1，在第三输入i3处接收第三样式信号z2，在第四输入i4处接收第四样式信号z3，在选择输入s处接收第三时钟信号ckdp[0：3]，并输出检测时钟输出信号dc。在第二样式选择器1100中，当选择输入s处的第三时钟信号ckdp[0]为逻辑高时，选择第一输入i1处的第一样式信号z0的状态并将其输出为检测时钟输出信号dc。当选择输入s处的第三时钟信号ckdp[1]为逻辑高时，选择第二输入i1处的第二样式信号z1的状态并将其输出为检测时钟输出信号dc。当选择输入s处的第三时钟信号ckdp[2]为逻辑高时，选择第三输入i3处的第三样式信号z2的状态并将其输出为检测时钟输出信号dc。当选择输入s处的第三时钟信号ckdp[3]为逻辑高时，选择第四输入i4处的第四样式信号z3的状态并将其输出为检测时钟输出信号dc。

参考图11b，当第三控制信号edc_hr为逻辑低时，从第二样式选择器1100输出的检测时钟输出信号dc包括随机数据样式。图11b示出在与图10b的第一至第四样式信号z0、z1、z2和z3相同的时域中示出的检测时钟输出信号dc。在图11b中，可以看出，检测时钟输出信号dc的随机数据样式以随机数据样式以1比特数据单元转换的第一速率输出。

参考图11c，当第三控制信号edc_hr为逻辑高时，从第二样式选择器1100输出的检测时钟输出信号dc包括随机数据样式。图11c示出了在与图10c的第一至第四样式信号z0、z1、z2和z3相同的时域中示出的检测时钟输出信号dc。在图11c中，可以看出，检测时钟输出信号dc的随机数据样式以随机数据样式以2比特数据单元转换的第二速率输出。第二速率是第一速率的一半。

在本实施例中，根据图8a的检测时钟样式生成器122b中的第三控制信号edc_hr生成的检测时钟输出信号dc的随机数据样式可以以随机数据样式以1比特数据单元转换的第一速率输出，如图11b所示，或者可以以随机数据样式以2比特数据单元转换的第二速率输出，如图11c所示。然而，本发明构思的范围不限于此，因为第二速率可以是第一速率的1/2ⁿ倍，其中n是自然数。

图12和图13是示出根据本发明构思的示例性实施例的包括存储器设备的图形存储器系统1200的图。

参考图12，图形存储器系统1200包括gpu1210和gddr1220(例如，dram)。gpu1210包括cdr单元112(例如，cdr电路)，并且gddr1220包括检测时钟样式生成器122。检测时钟样式生成器122可以是参考图3a至图11c描述的检测时钟样式生成器122a和122b中的任何一个。检测时钟样式生成器122生成包括随机数据样式的检测时钟输出信号dc。cdr单元112可以通过使用从gddr1220发送的检测时钟输出信号dc来执行时钟数据恢复操作。时钟数据恢复操作可以调整和锁定相位，使得时钟信号的边缘处于接收到的检测时钟输出信号dc的中间。

gddr1220可以通过gpu1210在数据访问模式中提供对数据dq中的错误的检测，以提高图形存储器系统1200的数据可靠性。gddr1220包括错误检测码(edc)单元1222(例如，错误检测码电路)，其针对读取或写入数据dq生成校验和(checksum)或循环冗余校验(crc)，并将生成的校验和或crc发送给gpu1210。基于校验和，gpu1210可以确定crc中是否存在错误并重新发出读取或写入命令。

例如，假定gddr1220的数据存取模式是读取模式，如图13所示。当在时间t0处施加读取命令rd之后gddr1220中设置的cas延迟cl过去时，可以从dq0至dq7引脚输出与8的突发长度(bl8)相对应的8比特数据(bl8)。另外，指示相应突发长度的数据反相信号的数据总线反相信号可以被输出到dbi0#引脚。edc单元1222可以针对包括dq0至dq7引脚和dbi0#引脚的9个信道和9个信道的72比特数据(即每个信道的8比特数据)来计算8比特crc数据x0至x7。在读取延迟crcrl之后，edc单元1222可以经由错误检测码(edc)引脚edc将8比特crc数据x0至x7提供给gpu1210。

edc单元1222包括检测时钟样式生成器122。edc单元1222可以将由检测时钟样式生成器122生成的检测时钟输出信号dc以操作模式(例如，时钟模式)而不是gddr1220的数据访问模式输出到edc引脚edc。检测时钟输出信号dc可以经由edc引脚edc输出为随机数据样式。根据实施例，检测时钟样式生成器122不包括在edc单元1222中，而是作为单独的电路块存在。

图14和图15a至图15c是示出根据本发明构思的示例性实施例的包括存储器设备的图形存储器系统1400的图。

图14的图形存储器系统1400与图12的图形存储器系统1200不同，不同之处在于，edc单元1422(例如，edc电路)被连接到第一edc引脚edc0和第二edc引脚edc1，但图14的图形存储器系统1400中的其余组件与图12的图形存储器系统1200的组件几乎相同。图形存储器系统1400包括gpu1410和gddr1420(例如，dram)。在下文中，将主要描述图14的图形存储器系统1400和图12的图形存储器系统1200之间的区别。

参考图14和图15a，edc单元1422计算对于包括dq0至dq7引脚和dbi0#引脚的第一edc组的数据bl0至bl7的crc数据x0至x7，并且将计算出的crc数据x0至x7经由第一edc引脚edc0提供给gpu1410。edc单元1422计算对于包括dq8至dq15引脚和dbi1#引脚的第二edc组的数据bl0至bl7的crc数据x0至x7，并且将计算出的crc数据x0至x7经由第二edc引脚edc1提供给gpu1410。

edc单元1422包括检测时钟样式生成器122。edc单元1422可以将包括由检测时钟样式生成器122生成的随机数据样式的检测时钟输出信号dc以时钟模式输出到第一和第二edc引脚edc0和edc1。输出到第一edc引脚edc0的检测时钟输出信号dc可以与输出到第二edc引脚edc1的检测时钟输出信号dc相同。

根据实施例，响应于由图1的模式寄存器121提供的第四控制信号edc_inv，检测时钟样式生成器122将检测时钟输出信号dc的随机数据样式反相。如图15b所示，从检测时钟样式生成器122输出到第一和第二edc引脚edc0和edc1的检测时钟输出信号dc可以是相互反相的随机数据样式。可替换地，从检测时钟样式生成器122输出到第一和第二edc引脚edc0和edc1的检测时钟输出信号dc可以是不同的随机数据样式，如图15c所示。

图16和图17a至图17d是示出根据本发明构思的示例性实施例的包括存储器设备的图形存储器系统1600的图。

图16的图形存储器系统1600与图14的图形存储器系统1400不同，不同之处在于，edc单元1622(例如，edc电路)被连接到第一至第四edc引脚edc0至edc3，但图16的图形存储器系统1600中的其余组件与图14的图形存储器系统1400的组件几乎相同。图形存储器系统1600包括gpu1610和gddr1620(例如，dram)。在下文中，将主要描述图16的图形存储器系统1600和图14的图形存储器系统1400之间的区别。

参考图16和图17a，edc单元1622计算对于包括dq0至dq7引脚和dbi0#引脚的第一edc组的数据bl0至bl7的crc数据x0至x7，并且将计算出的crc数据x0至x7经由第一edc引脚edc0提供给gpu1610。edc单元1422计算对于包括dq8至dq15引脚和dbi1#引脚的第二edc组的数据bl0至bl7的crc数据x0至x7，并且将计算出的crc数据x0至x7经由第二edc引脚edc1提供给gpu1610。edc单元1422计算对于包括dq16至dq23引脚和dbi2#引脚的第三edc组的数据bl0至bl7的crc数据x0至x7，并且将计算出的crc数据x0至x7经由第三edc引脚edc2提供给gpu1610。edc单元1422计算对于包括dq24至dq31引脚和dbi3#引脚的第四edc组的数据bl0至bl7的crc数据x0至x7，并且将计算出的crc数据x0至x7经由第四edc引脚edc3提供给gpu1610。

edc单元1622包括检测时钟样式生成器122。edc单元1622可以将包括由检测时钟样式生成器122生成的随机数据样式的检测时钟输出信号dc以时钟模式输出到第一至第四edc引脚edc0至edc3。检测时钟输出信号dc可以相同地输出到第一至第四edc引脚edc0至edc3中的每一个。

根据实施例，响应于由图1的模式寄存器121提供的第四控制信号edc_inv，检测时钟样式生成器122将检测时钟输出信号dc的随机数据样式反相。如图17b中所示，检测时钟样式生成器122将输出到第一和第三edc引脚edc0和edc2的检测时钟输出信号dc作为相同的随机数据样式输出，将输出到第一和第二edc引脚edc0和edc1的检测时钟输出信号dc作为彼此反相的随机数据样式输出，并且将输出到第三和第四edc引脚edc2和edc3的检测时钟输出信号dc作为彼此反相的随机数据样式输出。

根据实施例，如图17c中所示，检测时钟样式生成器122将输出到第一和第三edc引脚edc0和edc2的检测时钟输出信号dc作为不同的随机数据样式输出，将输出到第一和第二edc引脚edc0和edc1的检测时钟输出信号dc作为彼此反相的随机数据样式输出，并且将输出到第三和第四edc引脚edc2和edc3的检测时钟输出信号dc作为彼此反相的随机数据样式输出。

根据实施例，如图17d中所示，检测时钟样式生成器122将输出到第一至第四edc引脚edc0至edc3的检测时钟输出信号dc作为不同的随机数据样式输出。

图18示出了根据本发明构思的示例性实施例，当包括随机数据样式的检测时钟输出信号被用于时钟数据恢复操作时的数据眼样式。

作为参考，在参考图1描述的控制器110和存储器设备120之间的数据接口中，cdr单元112可以使用从存储器设备120发送的包括随机数据样式的检测时钟输出信号dc来执行时钟数据恢复操作。

参考图18，包括随机数据样式的检测时钟输出信号dc的随机数据眼图1820在图18中示出。随机数据眼图1820被示出为表示由于噪声引起的抖动的若干数据转换的叠加，并且可以被提供给图1的cdr单元112，作为由于通过其发送数据的信道的环境而失真的波形。

当检测时钟输出信号dc被提供为时钟样式时，与随机数据眼图1820相比，时钟样式的眼图1810可以具有对称的眼睛开口区域和最大眼睛。cdr单元112可以通过调整和锁定相位来执行时钟数据恢复操作，使得时钟信号的边缘位于时钟图案的眼图1810的中间。

然而，在cdr单元112的时钟数据恢复操作中，实际上需要锁定相位的信号优选地是实时发送而不是以时钟样式发送的数据。实时发送的数据可能包括随机数据样式。当cdr单元112通过使用包括随机数据样式的检测时钟输出信号dc执行时钟数据恢复操作时，时钟信号的相位可以被锁定，使得时钟信号的边缘处于随机数据眼图1820的中间1821。该相位锁定使cdr单元112针对实际数据执行具有cdr锁定相位1821的时钟数据恢复操作。因此，cdr单元112使用包括随机数据样式的检测时钟输出信号dc而不是包括时钟样式的检测时钟输出信号dc来减少相位偏移并减少锁定时间可能是有益的。

尽管已经参考本发明的实施例具体示出和描述了本发明构思，但将理解，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。