存储单元及存储阵列的制作方法

本发明是有关于一种存储单元，特别是有关于一种具有读取选择晶体管及写入选择晶体管的存储单元。

背景技术：

非易失性存储器(non-volatilememory，nvm)是一种在没有电力供应至存储区块的情况下，仍然能够维持原本储存之数据的存储器，也因其特性，而被广泛地应用在各种领域。可编程只读存储器(programmableread-onlymemory，prom)是其中一种常见的非易失性存储器。先前技术的可编程只读存储器内部具有行列式的镕丝，并可依照使用上的需求，导通电流将熔丝烧断，以写入所需的数据。熔丝一旦烧断，就无法再恢复，因此可编程只读存储器在第一次被写入后就无法再重复写入其他数据，而只能提供其他电路读取数据。

现有技术的可编程只读存储器常利用反熔丝电容来取代熔丝。利用高电压将反熔丝电容击穿来改变其电阻值，即可将所需的数据写入。利用反熔丝电容来实际操作，能够提高芯片探针(chipprobe，cp)及最终测试(finaltest，ft)的效率，进而提升可编程只读存储器的良率。此外，为了有效控制可编程只读存储器中的每一个存储单元，使得可编程只读存储器能够根据需求对特定的存储单元进行写入操作或读取操作，因此在存储单元的布局以及操作弹性的方面，仍面临挑战。

技术实现要素：

本发明的一实施例提供一种存储单元，存储单元包括读取选择晶体管、写入选择晶体管及反熔丝电容。

读取选择晶体管具有第一端、第二端及控制端，读取选择晶体管的第一端耦接于位线，而读取选择晶体管的控制端耦接于读取字符线。写入选择晶体管具有第一端、第二端及控制端，写入选择晶体管的第一端耦接于读取选择晶体管的第二端，写入选择晶体管的第二端耦接于高压控制线，而写入选择晶体管的控制端耦接于写入字符线。反熔丝电容具有第一端及第二端，反熔丝电容的第一端耦接于读取选择晶体管的第二端，而反熔丝电容的第二端耦接于低压控制线。

本发明的另一实施例提供一种存储阵列，存储阵列包括多条位线、多条读取字符线、多条写入字符线、多条高压控制线、多条低压控制线及多行存储单元。

每一存储单元包括读取选择晶体管、写入选择晶体管及反熔丝电容。读取选择晶体管具有第一端、第二端及控制端，读取选择晶体管的第一端耦接于对应的位线，而读取选择晶体管的控制端耦接于对应的读取字符线。写入选择晶体管具有第一端、第二端及控制端，写入选择晶体管的第一端耦接于读取选择晶体管的第二端，写入选择晶体管的第二端耦接于对应的高压控制线，而写入选择晶体管的控制端耦接于对应的写入字符线。反熔丝电容具有第一端及第二端，反熔丝电容的第一端耦接于读取选择晶体管的第二端，而反熔丝电容的第二端耦接于对应的低压控制线。

附图说明

图1为本发明一实施例的存储单元的示意图；

图2为图1的存储单元在写入操作期间所接收到的信号电压示意图；

图3为图1的存储单元在读取操作期间所接收到的信号电压示意图；

图4为本发明一实施例的存储阵列的示意图；

图5为图4的存储阵列中，存储单元的写入操作期间的信号电压示意图；

图6为图4的存储阵列中，存储单元的读取操作期间的信号电压示意图。【主要组件符号说明】

10存储阵列

100、100(1,1)至100(m,n)存储单元

110读取选择晶体管

120写入选择晶体管

130反熔丝电容

bl、bl1至blm位线

lvl、lvl1至lvln低压控制线

hvl、hvl1至hvlk高压控制线

rwl、rwl1至rwln读取字符线

pwl、pwl1至pwlm写入字符线

v1第一电压

v2第二电压

v3第三电压

v4第四电压

v5第五电压

具体实施方式

图1为本发明一实施例的存储单元100的示意图。存储单元100包括读取选择晶体管110、写入选择晶体管120及反熔丝电容130。

读取选择晶体管110具有第一端、第二端及控制端，读取选择晶体管110的第一端耦接于位线bl，而读取选择晶体管110的控制端耦接于读取字符线rwl。写入选择晶体管120具有第一端、第二端及控制端，写入选择晶体管120的第一端耦接于读取选择晶体管110的第二端，写入选择晶体管120的第二端耦接于高压控制线hvl，而写入选择晶体管120的控制端耦接于写入字符线pwl。反熔丝电容130具有第一端及第二端，反熔丝电容130的第一端耦接于读取选择晶体管110的第二端，而反熔丝电容130的第二端耦接于低压控制线lvl。

在图1的实施例中，读取选择晶体管110可为n型晶体管，而写入选择晶体管120可为p型晶体管。如此一来，当欲导通写入选择晶体管120以使反熔丝电容130接收到高压控制线hvl的高电压时，即可利用低电压导通写入选择晶体管120，以简化系统的电力设计。

此外，反熔丝电容130可利用n型晶体管来实际操作，举例来说，反熔丝电容130的第一端可为n型晶体管的栅极结构，而反熔丝电容130的第二端则可为n型参杂区。

图2为存储单元100在写入操作期间所接收到的信号电压示意图。在存储单元100的写入操作期间，位线bl、读取字符线rwl及写入字符线pwl都处在第一电压v1，高压控制线hvl处在第二电压v2，而低压控制线lvl处在第三电压v3。在本发明的部分实施例中，第二电压v2可大于第一电压v1，且第一电压v1可大于第三电压v3。举例来说，第二电压v2可为4v，第一电压v1可为0v，而第三电压v3可为-2v。

在写入操作期间，读取选择晶体管110会被截止，而写入选择晶体管120会被导通。因此反熔丝电容130的第一端会经由写入选择晶体管120接收到高压控制线hvl的第二电压v2，而反熔丝电容130的第二端则会接收低压控制线lvl的第三电压v3。此时第二电压v2与第三电压v3之间的巨大电压差将使得反熔丝电容130被击穿，因此数据能够被写入存储单元100。

图3为存储单元100在读取操作期间所接收到的信号电压示意图。在存储单元100的读取操作期间，读取字符线rwl、写入字符线pwl及低压控制线lvl都处在第四电压v4，而高压控制线hvl则处在第一电压v1。在本发明的部分实施例中，第四电压v4可大于第一电压v1，并足以使读取选择晶体管110导通且使写入选择晶体管120截止。此外，第四电压v4可小于第二电压v2。举例来说，第二电压v2可为4v，第一电压v1可为0v，而第四电压v4可为1.2v。

在读取操作期间，读取选择晶体管110可被导通，而写入选择晶体管120会被截止。此时反熔丝电容130的第二端会接收低压控制线lvl的第四电压v4，由于反熔丝电容130被击穿前后的特性不同，因此位线bl的电压也会有所差异。举例来说，在反熔丝电容130被击穿，亦即存储单元100已被写入的状态下，位线bl会经由读取选晶体管110被充电至接近第四电压v4。反之，在反熔丝电容130未被击穿，亦即存储单元100未被写入的状态下，位线bl的电压则会处于第一电压v1。因此通过判断位线bl的电压大小就能够判读存储单元100中储存的数据。

图4为本发明一实施例的存储阵列10的示意图。存储阵列10包括m条位线bl1至blm、n条读取字符线rwl1至rwln、m条写入字符线pwl1至plwm、k条高压控制线hvl1至hvlk、n条低压控制线lvl1至lvln及多个存储单元100(1,1)至100(m,n)。n、m为正偶数，而k可为n的一半。

存储单元100(1,1)至100(m,n)可利用图1所示的存储单元100来实际操作，也就是说，每一个存储单元100(1,1)至100(m,n)可包含读取选择晶体管110、写入选择晶体管120及反熔丝电容130，并且会耦接于对应的位线、读取字符线、写入字符线、高压控制线及低压控制线。

在图4中，存储单元100(1,1)至100(m,n)可设置成列，举例来说存储单元100(1,1)至100(m,1)可设置于同一行，而100(1,n)至100(m,n)可设置于同一行。在此情况下，位于同一行的多个存储单元可耦接于相同的读取字符线、相同的低压控制线及相同的高压控制线，并耦接于相异的多条写入字符线及相异的多条位线。

举例来说，存储单元100(1,1)至100(m,1)会耦接于读取字符线rwl1、低压控制线lvl1及高压控制线hvl1，且存储单元100(1,1)会耦接于写入字符线pwl1及位线bl1，而存储单元100(m,1)则会耦接于写入字符线pwlm及位线blm。

此外，位于同一列的存储单元则会耦接于相同的写入字符线及位线。举例来说，存储单元100(1,1)及100(1,n)设置于同一列，而100(m,1)及100(m,n)设置于同一列。存储单元100(1,1)及100(1,n)可耦接于写入字符线pwl1及位线bl1，而存储单元100(m,1)及100(m,n)则可耦接于写入字符线pwlm及位线blm。

在图4的实施例中，位于同一列的相邻存储单元还可彼此相耦接，进而减少布局面积并简化绕线。举例来说，存储单元100(1,1)及存储单元位100(1,2)位于相邻两行且位于同一列，且存储单元100(1,1)的写入选择晶体管120的第二端可耦接于存储单元100(1,2)的写入选择晶体管120的第二端。此时，存储单元100(1,1)的写入选择晶体管120会与存储单元100(1,2)的写入选择晶体管120耦接于相同的高压控制线hvl1。

再者，存储单元100(1,3)及存储单元100(1,2)位于相邻两行并位于同一列，且存储单元100(1,3)的读取选择晶体管110的第一端可耦接于存储单元100(1,2)的读取选择晶体管110的第一端。

如此一来，存储阵列100中，相邻两行的同列存储单元就能够共享高压控制线或者以相同的接点来耦接至对应的位线，因此能够简化绕线并减少布局面积。然而在本发明的其他实施例中，设计者也可根据需求将每一行的存储单元独立设置，并对应的增设高压控制线及位线接点。

图5为存储阵列10中，存储单元100(1,1)的写入操作期间的信号电压示意图。在存储单元100(1,1)的写入操作期间，位线bl1、读取字符线rwl1及写入字符线pwl1都处在第一电压v1，高压控制线hvl1处在第二电压，而低压控制线lvl1处在第三电压v2。

此时存储单元100(1,1)的读取选择晶体管110会被截止，而存储单元100(1,1)的写入选择晶体管120会被导通。因此存储单元100(1,1)的反熔丝电容130的第一端会经由写入选择晶体管120接收到高压控制线hvl1的第二电压v2，而存储单元100(1,1)的反熔丝电容130的第二端则会接收低压控制线lvl1的第三电压v3。因此第二电压v2与第三电压v3之间的巨大电压差将可使得存储单元100(1,1)的反熔丝电容130被击穿，使得数据能够被写入存储单元100(1,1)。

此外，在存储单元100(1,1)的写入操作期间，其他的存储单元则不应被写入。因此，在存储单元100(1,1)的写入操作期间，读取字符线rwl2会处在第一电压v1，而低压控制线lvl2则会处在第五电压v5且第五电压v5可小于第二电压v2并可大于第一电压v1。举例来说，第二电压v2可例如为4v，而第五电压v5可例如为2.5v。如此一来，虽然存储单元100(1,1)与存储单元100(1,2)会耦接到相同的高压控制线hvl1及相同的写入字符线pwl1，然而存储单元100(1,2)会经由低压控制线lvl2接收到第五电压v5。由于第二电压v2及第五电压v5之间的电压差并未大到足以击穿存储单元100(1,2)的反熔丝电容130，因此存储单元100(1,2)不会被写入。

再者，对于其他与存储单元100(1,1)并未耦接至相同高压控制线hvl1的存储单元来说，则可将其所耦接的高压控制线设定在较低的电压，以避免在存储单元100(1,1)的写入操作过程中被误写入，也可减少高电压的输出，达到省电的效果。

以存储单元100(1,3)为例，在存储单元100(1,1)的写入操作期间，耦接于存储单元100(1,3)的高压控制线hvl2会处在第一电压v1，耦接于存储单元100(1,3)的读取字符线rwl2会处在第一电压v1，而耦接于所存储单元100(1,3)的低压控制线lvl3也会处在第一电压v1。如此一来，就能够避免存储单元100(1,3)在存储单元100(1,1)的写入操作过程中被误写入。

此外，在存储单元100(1,1)的所述写入操作期间，与存储单元100(1,1)位于相同列的存储单元100(1,2)至100(1,m)则会分别耦接至写入字符线pwl2至pwln，且写入字符线pwl2至pwln可处在第五电压v5。也就是说，在存储单元100(1,1)的所述写入操作期间，存储单元100(1,2)至100(1,m)中的写入选择晶体管120会被截止，因此存储单元100(1,2)至100(1,m)中的反熔丝电容130并不会接收到高压控制线hvl1上的高电压，也不会被写入。

图6为存储阵列10中，存储单元100(1,1)的读取操作期间的信号电压示意图。在存储单元100(1,1)的读取操作期间，写入字符线pwl1、位线bl1、读取字符线rwl1及低压控制线lvl1都处在第四电压v4，而高压控制线hvl1则处在第一电压v1。

如此一来，存储单元100(1,1)的读取选择晶体管110可被导通，而存储单元100(1,1)的写入选择晶体管120会被截止。此时存储单元100(1,1)的反熔丝电容130的第二端会接收低压控制线lvl1的第四电压v4。由于反熔丝电容130被击穿前后的特性不同，因此位线bl1的电压也会有所差异，而通过判断位线bl1的电压大小就能够判读存储单元100(1,1)中储存的数据。

此外，在图6的实施例中，与存储单元100(1,1)位于相同一行的存储单元100(2,1)至100(m,1)会耦接至相同的读取字符线rwl1及相同的低压控制线lvl1，因此在本发明的部分实施例中，使用者可实质上同时读出存储单元100(1,1)至100(m,1)所储存的数据，然而本发明并不以此为限。在本发明的其他实施例中，用户也可利用缓冲组件来依序读取存储单元100(1,1)至100(m,1)所储存的数据。

再者，在存储单元100(1,1)的读取操作期间，与存储单元100(1,1)位于相异行的存储单元则不应输出电压。以存储单元100(1,2)为例，耦接于存储单元100(1,2)的读取字符线rwl2及低压控制线lvl2可处在第一电压v1。如此一来，存储单元100(1,2)的读取选择晶体管会被截止，存储单元100(1,2)的反熔丝电容也不会产生电流。

综上所述，本发明的实施例所提供的存储单元及存储阵列能够利用读取选择晶体管及写入选择晶体管来进行写入操作或读取操作，并且不同的存储单元之间也可以与其他存储单元相耦接或共享高压控制线，因此能够在操作上可具有弹性，同时也能有效的设计布局，并简化绕线。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。