半导体存储装置、其制造方法及数据选通信号的输出方法与流程

本发明涉及一种堆叠有多个裸片(die)或芯片(chip)的半导体存储装置，尤其涉及一种搭载有输出数据选通信号(dqs信号)的功能的闪速存储器(flashmemory)。

背景技术：

多芯片封装(multichippackage)是将多个相同种类或不同种类的芯片或裸片堆叠在一个封装内而成，例如，可通过堆叠相同种类的存储芯片(memorychip)来扩大存储容量、或者通过堆叠不同种类的存储芯片来提供不同的储存(storage)功能。例如，专利文献1的非易失性半导体存储装置是将多个存储阵列芯片(memoryarraychip)与进行存储阵列芯片控制的控制芯片层叠，并将存储阵列芯片的贯通电极和控制芯片的贯通电极对准，而进行两贯通电极的电性连接。另外，专利文献2的半导体设备(device)是将主闪速存储器芯片(masterflashmemorychip)与从闪速存储器芯片(slaveflashmemorychip)层叠，并使从闪速存储器芯片的非核心(core)电路不存在，而自主闪速存储器芯片对从闪速存储器芯片供给设备动作所需要的信号和电压。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2008-300469号公报

[专利文献2]日本专利特开2014-57077号公报

通过在一个封装内包含多个存储芯片，事实上可增加存储设备的储存容量。另外，通过包含多个存储芯片，还能够增加存储器设备可输入/输出的数据位宽度。

关于闪速存储器设备，还进行通过堆叠多个存储芯片来增加存储器容量。另外，搭载有串行外部接口(serialperipheralinterface，spi)功能的闪速存储器芯片中，能够与自外部所供给的串行时钟信号同步地进行数据的输入/输出，且通过进一步提高串行时钟信号的频率而实现输入输出数据的高速化。

若推进自闪速存储器设备所输出的数据的高速化，则主计算机(hostcomputer)中，获取数据时的时序(timing)变得非常敏感(sensitive)。因此，对闪速存储器设备设置dqs端子，所述dqs端子输出对输出数据的时序进行定义的数据选通信号(以下为dqs信号)，且主计算机观察自dqs端子所输出的dqs信号，来进行自闪速存储器设备所输出的数据的获取。

图1中示出层叠有多个存储芯片的现有闪速存储器设备的概略构成。闪速存储器设备10包括：存储芯片(裸片1)20、堆叠于存储芯片20的存储芯片(裸片2)30、以及电性连接于这些存储芯片的外部端子部40。存储芯片20例如具有：用来输入/输出4位宽度的数据的输入/输出电路22、以及用来输出对自输入/输出电路22所输出的数据的时序进行定义的dqs信号的dqs输出电路24，输入/输出电路22的四个输出节点分别电性连接于外部端子部40的输入/输出端子io_0～输入/输出端子io_3，dqs输出电路24的输出节点电性连接于外部端子部40的dqs端子。

存储芯片30具有与存储芯片20相同的构成，存储芯片30的输入/输出电路32的输出节点分别电性连接于外部端子部40的输入/输出端子io_4～输入/输出端子io_7。其中，在一个闪速存储器设备10中设置一个dqs端子，因此存储芯片30的dqs输出电路34的输出节点未进行连接，即没有连接于dqs端子。

为了生成具备与自输入/输出电路22(32)所输出的数据相同的延迟特性的dqs信号，dqs输出电路24(34)包含复制输入/输出电路22(32)的输出驱动器所得的输出驱动器。图2中示出dqs输出电路所包含的输出驱动器的一例。输出驱动器包含多个逆变器，对各逆变器的栅极输入共用的信号(例如时钟信号)，以共用的方式将各逆变器的输出节点qn连接，自输出节点qn输出dqs信号。dqs输出电路的输出驱动器是输入/输出电路的输出驱动器的复制，因此自dqs输出电路所输出的dqs信号具有与自输入/输出电路所输出的数据相同的栅极延迟而被输出。

此处，存储芯片是以满足所要求的动作条件的方式来设计、制造，但即便如此也会因制造误差或机器等而在存储芯片间的电路中产生偏差。即，自存储芯片20所输出的数据的时序、与自存储芯片30所输出的数据的时序会产生错位。

图3中例示自存储芯片20、存储芯片30所输出的数据与dqs信号的时序的关系。在时刻t1，当dqs输出电路24输出自l电平(逻辑低电平)上升至h电平(逻辑高电平)的dqs信号时，与此时序一致的数据自存储芯片20的输入/输出电路22输出。即，在dqs端子显现出的dqs信号与在输入/输出端子io_0～输入/输出端子io_3显现出的数据的时序一致。然而，若自存储芯片30所输出的数据的延迟时间大于自存储芯片20所输出的数据的延迟时间，则在自时刻t1起经过时间td后的时刻t2，自存储芯片30所输出的数据显现在输入/输出端子io_4～输入/输出端子io_7。即，在dqs端子显现出的dqs信号与在输入/输出端子io_4～输入/输出端子io_7显现出的数据的时序产生时间td的错位。若错位td大，则产生主计算机无法基于dqs信号来准确地获取自存储芯片30所输出的数据的课题。

技术实现要素：

本发明是解决此种现有的课题的发明，目的在于提供一种抑制自多个存储芯片所输出的数据与dqs信号的错位的半导体存储装置。

本发明的层叠有多个存储芯片的半导体存储装置中，多个存储芯片各自包括：用来输出数据的输出电路、以及输出对自所述输出电路所输出的数据的时序进行定义的数据选通信号的dqs输出电路，半导体存储装置还包括：能够将自多个存储芯片的各输出电路所输出的数据输出至外部的多个输出端子、以及用来将所述数据选通信号输出至外部的一个dqs端子，且将自多个存储芯片的各dqs输出电路所输出的数据选通信号供给至所述一个dqs端子。

在一实施方式中，各存储芯片的输出电路包含用来输出数据的n个并联的逆变器(n为2以上的整数)，各存储芯片的dqs输出电路包含复制所述输出电路的n个并联的逆变器所得的n个并联的逆变器，各dqs输出电路将自比n个并联的逆变器个数少的逆变器所输出的数据选通信号供给至dqs端子。在一实施方式中，当层叠m个存储芯片时(m为2以上的整数)，各存储芯片的dqs输出电路将自n/m个并联的逆变器所输出的数据选通信号供给至dqs端子。在一实施方式中，自第1存储芯片的dqs输出电路所输出的第1数据选通信号定义自第1存储芯片的输出电路所输出的数据的第1时序，自第2存储芯片的dqs输出电路所输出的第2数据选通信号定义自第2存储芯片的输出电路所输出的数据的第2时序，且所述dqs端子输出第3数据选通信号，所述第3数据选通信号基于所述第1数据选通信号与所述第2数据选通信号而以第3时序来定义自第1存储芯片和第2存储芯片的各输出电路所输出的数据。在一实施方式中，所述多个输出端子的个数等于多个存储芯片的各输出电路输出的数据位数。在一实施方式中，存储芯片包含与非(nand)型的存储单元阵列。在一实施方式中，半导体存储装置还包含自外部接收时钟信号的时钟端子，多个存储芯片的各输出电路与自所述时钟端子所输入的时钟信号同步地输出数据。在一实施方式中，多个存储芯片搭载串行外部接口(spi)。

本发明的层叠有多个存储芯片的半导体存储装置的数据选通信号的输出方法中，以自多个存储芯片的各输出电路所输出的数据供给至多个外部端子的方式，将各输出电路的输出节点与所述多个外部端子连接，且以自多个存储芯片的各dqs输出电路所输出的数据选通信号供给至一个dqs端子的方式，将各dqs输出电路的输出节点与所述一个dqs端子连接，当数据自所述外部端子输出至外部时，所述一个dqs端子将定义自所述外部端子所输出的数据的时序的数据选通信号输出至外部。

在一实施方式中，各存储芯片的输出电路包含用来输出数据的n个并联的逆变器(n为2以上的整数)，各存储芯片的dqs输出电路包含复制所述输出电路的n个并联的逆变器所得的n个并联的逆变器，当层叠m个存储芯片时(m为2以上的整数)，各dqs输出电路以各存储芯片的dqs输出电路自n/m个并联的逆变器将数据选通信号供给至dqs端子的方式进行动作。

本发明的层叠有多个存储芯片的半导体存储装置的制造方法中，准备m个存储芯片(m为2以上的整数)，所述存储芯片中，输出数据的输出电路包含n个并联的逆变器(n为2以上的整数)，输出各存储芯片的数据选通信号的dqs输出电路包含复制所述输出电路的n个并联的逆变器所得的n个并联的逆变器；将m个存储芯片层叠；且以m个存储芯片的各dqs输出电路将自n/m个并联的逆变器所输出的数据选通信号供给至一个dqs端子的方式来设定各dqs输出电路的动作。

在一实施方式中，所述设定是使用利用打线接合的选件或利用熔断器(fuse)的选件来执行。

根据本发明，通过将自各存储芯片的dqs输出电路所输出的dqs信号供给至一个dqs端子，可抑制各存储芯片的输出数据与dqs信号的时间上的错位。

附图说明

图1是表示具有多个堆叠的存储芯片的现有闪速存储器设备的概略构成的图。

图2是表示现有的存储芯片的dqs输出电路的输出驱动器的一例的图。

图3是表示现有的dqs信号与各存储芯片的输出数据的时序的关系的图。

图4是表示本发明的实施例的闪速存储器设备的概略构成的图。

图5是表示本发明的实施例的所堆叠的存储芯片的dqs输出电路的输出驱动器的一例的图。

图6是表示本发明的实施例的dqs信号与各存储芯片的输出数据的时序的关系的图。

附图标记说明：

10、100：闪速存储器设备；

20、30、200、300：存储芯片；

22、32、230、330：输入/输出电路；

24、34、240、340：dqs输出电路；

40、400：外部端子部；

210、310：存储单元阵列；

220、320：周边电路；

gnd：接地；

h：逻辑高电平；

io_0～io_7：输入/输出端子；

l：逻辑低电平；

qn-1、qn-2：输出节点；

t1、t2、t3：时刻；

td：时间(错位)；

vcc：电压。

具体实施方式

其次，参照附图来详细说明本发明的实施方式。本发明的半导体存储装置是在一个封装内包含多个存储芯片的多芯片的设备，在优选方式中，是一种将多个nand型的闪速存储器芯片堆叠而成的闪速存储器设备。但是，本发明的半导体存储装置也可以是包含与nand型的存储芯片为不同种类的或非(nor)型的存储芯片、或者动态随机存取存储器(dynamicrandomaccessmemory，dram)等存储芯片者。进而，闪速存储器芯片可搭载能够与串行时钟信号同步地进行数据的输入/输出的串行接口功能。

图4中示出本发明的实施例的闪速存储器设备的概略构成。闪速存储器设备100例如包括：两个存储芯片200、存储芯片300；以及提供与外部的主计算机的接口的外部端子部400。此处，示出将两个存储芯片堆叠的例子，但所堆叠的存储芯片的个数也可为三个以上。闪速存储器设备100例如包括球栅阵列(ballgridarray，bga)封装或芯片级封装(chipscalepackage，csp)封装。bga封装中，将堆叠的存储芯片200、存储芯片300覆晶(flipchip)安装在柔性电路基板上，或者通过打线接合(wire-bonding)而电性连接于电路基板，在柔性电路基板的背面侧形成构成外部端子的多个球端子。

存储芯片200与存储芯片300是使用同一芯片而构成。在一实施方式中，例如可通过熔断器金属选件(fusemetaloption)或接合选件(bondingoption)，将其中一个存储芯片200分配为主芯片，将另一个存储芯片300分配为从芯片。

存储芯片200包括：形成有多个nand串单元(stringunit)的存储单元阵列210；包含行解码器/驱动电路、页面缓冲器/感测电路、列解码器、控制器、内部电源发生电路等的周边电路220；输入/输出电路230以及输出dqs信号的dqs输出电路240。当进行读出动作时，存储芯片200将自存储单元阵列210所读出的页面数据自输入/输出电路230输出，或者当进行编程动作时，存储芯片200在存储单元阵列210的选择页面对自输入/输出电路230所输入的数据进行编程。另外，当进行擦除动作时，存储芯片200进行存储单元阵列210的选择块的擦除。

存储芯片300具有与存储芯片200相同的构成，包括：存储单元阵列310、周边电路320、输入/输出电路330以及dqs输出电路340。在一实施方式中，存储芯片200的存储单元阵列210的地址空间与存储芯片300的存储单元阵列310的地址空间相同，当自主计算机访问至闪速存储器设备100时，同时选择存储芯片200与存储芯片300。例如，当进行读出动作时，将由存储芯片200所读出的数据、与由存储芯片300所读出的数据同时自输入/输出端子io_0～输入/输出端子io_7输出。

存储芯片200的输入/输出电路230例如为4位宽度的数据构成(×4)，输入/输出电路230的四个输出节点分别电性连接于外部端子部400的输入/输出端子io_0～输入/输出端子io_3。同样地，存储芯片300的输入/输出电路330的四个输出节点分别电性连接于输入/输出端子io_4～输入/输出端子io_7。另外，本实施例中，存储芯片200的输出dqs输出电路240的dqs信号的输出节点、与存储芯片300的输出dqs输出电路340的dqs信号的输出节点双方以共用的方式电性连接于外部端子部400的一个dqs端子。换言之，对一个dqs端子供给自dqs输出电路240所输出的dqs信号和自dqs输出电路340所输出的dqs信号，将两个dqs信号合成的成分显现在dqs端子。

此外，在外部端子部400，也可除了输入/输出端子io_0～输入/输出端子io_7、dqs端子以外，还包含例如用来输入控制信号(地址锁存使能(addresslatchenable)、指令锁存使能(commandlatchenable)等)的端子、输出忙碌信号/就绪(ready)信号的外部端子、输入时钟信号的端子等。外部端子部400提供在闪速存储器设备100与主计算机之间收发的信号等的接口。

其次，对本实施例的存储芯片200、存储芯片300的dqs输出电路240、dqs输出电路340的详细情况进行说明。若假定一个存储芯片的输入/输出电路具有如图2所示的连接有四个并联的逆变器的输出驱动器，则dqs输出电路具有连接有复制所述输出驱动器所得的四个并联的逆变器的输出驱动器。当将存储芯片200或存储芯片300以单一芯片的形式收纳在封装内时，dqs输出电路240、dqs输出电路340自连接有四个并联的逆变器的输出驱动器输出dqs信号。

本实施例中，当将存储芯片200与存储芯片300堆叠在一个封装内时，使dqs输出电路240、dqs输出电路340通过比四个并联的逆变器个数少的逆变器来输出dqs信号。在一优选方式中，如图5所示，dqs输出电路240的输出驱动器通过两个并联的逆变器来进行动作，同样地，dqs输出电路340的输出驱动器通过两个并联的逆变器来进行动作，将dqs输出电路240的一半的逆变器的输出节点qn-1、与dqs输出电路340的一半的逆变器的输出节点qn-2连接于dqs端子。

使逆变器的一半不能进行动作的方法是任意的，例如在堆叠存储芯片的情况下(用作多芯片的情况下)，通过熔断器选件或金属选件或接合选件来将两个并联的逆变器的输出节点连接于dqs端子，将剩余的两个并联的逆变器的输出节点自dqs端子分离。

如此，在将存储芯片200与存储芯片300堆叠的情况下，对一个dqs端子供给自dqs输出电路240的两个并联的逆变器的输出节点qn-1所输出的dqs信号和自dqs输出电路340的两个并联的逆变器的输出节点qn-2所输出的dqs信号。

图6是例示本实施例的闪速存储器设备的dqs信号与自各存储芯片所输出的数据的时序的关系的图。此处，设定为与自存储芯片200所输出的数据的延迟量相比，自存储芯片300所输出的数据的延迟量(输出逆变器的栅极延迟等)相对较大。即便为相同的存储芯片，也会因制造时的误差、偏差等而使两者的电路要素产生偏差。例如，两存储芯片的输出驱动器的晶体管的尺寸不同。因此，自存储芯片200的输入/输出电路240的输出驱动器所输出的数据的延迟量与自存储芯片300的输入/输出电路340的输出驱动器所输出的数据的延迟量未必一致。

例如，当进行闪速存储器设备100的读出动作时，如图6所示，在时刻t1，由存储芯片200所读出的数据显现在输入/输出端子io_0～输入/输出端子io_3，由存储芯片300所读出的数据在时刻t3显现在输入/输出端子io_4～输入/输出端子io_7，存储芯片300相较于存储芯片200数据输出相对延迟。另一方面，dqs信号显示为：在时刻t1和时刻t3的大致中间的时刻t2，在输入/输出端子io_0～输入/输出端子io_7显现出输出数据，因此自l电平迁移至h电平。主计算机响应于dqs信号在时刻t2迁移至h电平，而获取在闪速存储器设备100的输入/输出端子io_0～输入/输出端子io_7显现出的输出数据。

如图5所示，dqs信号是将自存储芯片200的dqs输出电路240的两个并联的输出驱动器所输出的dqs信号与自存储芯片300的dqs输出电路340的两个并联的输出驱动器所输出的dqs信号合成所得的信号。与存储芯片300相比，自存储芯片200所输出的数据的延迟量相对较小，对此推测：构成存储芯片200的输出驱动器的p型金属氧化物半导体(p-typemetaloxidesemiconductor，pmos)晶体管和n型金属氧化物半导体(n-typemetaloxidesemiconductor，nmos)晶体管的尺寸大于构成存储芯片300的输出驱动器的pmos晶体管和nmos晶体管的尺寸，驱动能力高。

若晶体管的驱动能力大，则上拉(pullup)或下拉(pulldown)输出节点时的驱动电流变大，迁移时的斜率变陡，动作速度加快。另一方面，若晶体管的驱动能力小，则上拉或下拉输出节点时的驱动电流变小，其斜率变缓，动作速度减慢。本实施例中，对一个dqs端子供给自存储芯片200的输出驱动器所输出的dqs信号与自存储芯片300的输出驱动器所输出的dqs信号，因此在dqs端子显现出合成两个dqs信号的成分所得的dqs信号。结果，在dqs端子显现出在存储芯片200的dqs信号迁移的时序与存储芯片300的dqs信号迁移的时序的大致中间地点迁移的dqs信号。因此，在闪速存储器设备100的输入/输出端子io_0～输入/输出端子io_3显现出的输出数据与在dqs端子显现出的dqs信号的时序的错位为时刻t1～时刻t2的时间td1，在输入/输出端子io_4～输入/输出端子io_7显现出的输出数据与在dqs端子显现出的dqs信号的时序的错位为时刻t2～时刻t3的时间td2，可比现有闪速存储器设备中的时序的错位td更小。

所述实施例中，示出dqs输出电路和输入/输出电路具有连接有四个并联的逆变器的输出驱动器的例子，但其为一例，根据所要求的驱动特性，所连接的逆变器的个数为任意的。另外，所述实施例中，示出堆叠两个存储芯片的例子，但所堆叠的存储芯片的个数也可为三个以上。假设当一个存储芯片的dqs输出电路具备连接有n个并联的逆变器的输出驱动器时，在堆叠有m个此种存储芯片的情况下，各存储芯片的dqs输出电路自使能有n/m个并联的逆变器的输出驱动器输出dqs信号，对一个dqs端子供给自连接有n/m个并联的逆变器的输出驱动器所输出的m个dqs信号。

所述实施例中，例示出存储芯片的数据输入/输出×4的构成，但不限于此，也可为×1、×8、×16等。所述实施例中，示出将闪速存储器芯片堆叠的例子，但在闪速存储器芯片以外的存储芯片中也可应用本发明。进而，在将与闪速存储器芯片为不同种类的存储芯片堆叠的存储器设备中也可应用本发明。

对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的发明的主旨的范围内，能够进行各种变形、变更。