半导体器件及包括其的半导体系统的制作方法

本申请要求于2017年12月19日提交的申请号为10-2017-0175331的韩国专利申请的优先权，其全部内容通过引用合并于此。

本公开的实施例涉及一种执行错误清洗(errorscrub)操作的半导体器件以及包括该半导体器件的电子系统。

背景技术：

半导体可以根据各种方案来设计，以在每个时钟周期期间输入或输出多比特位数据来提高半导体器件的操作速度。然而，随着向半导体器件输入数据或从半导体器件输出数据的速度增加，数据错误的概率也会增加。因此，可能需要改进的方法和/或器件来增强向存储器件的数据处理和从存储器件的数据处理。

在半导体器件的数据处理中，为了提高数据传输的可靠性，通常利用用于检测和校正数据中的错误的错误代码来传输数据。因此，典型的错误代码可以包括用于检测错误的错误检测码(edc)和用于校正错误的错误校正码(ecc)。

技术实现要素：

根据一个实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。所述第一半导体器件可以根据包括与错误发生次数有关的信息的错误代码的逻辑电平组合来产生第一错误清洗控制信号和第二错误清洗控制信号。所述第二半导体器件可以在刷新操作期间响应于所述第一错误清洗控制信号而在第一周期时间执行存储区的错误清洗操作，以及可以在所述刷新操作期间响应于所述第二错误清洗控制信号而在第二周期时间执行所述存储区的所述错误清洗操作。

根据另一个实施例，提供了一种半导体器件。所述半导体器件可以包括错误检测电路、错误清洗控制信号发生电路和控制电路。所述错误检测电路可以在刷新操作期间检测从存储区输出的内部数据中包括的错误，以产生错误代码，如果所述内部数据的错误被检测到，所述错误代码被计数。所述错误清洗控制信号发生电路可以根据所述错误代码的逻辑电平组合来产生第一错误清洗控制信号和第二错误清洗控制信号。所述控制电路可以响应于所述第一错误清洗控制信号而在第一周期时间执行错误清洗操作，以及可以响应于所述第二错误清洗控制信号而在第二周期时间执行所述错误清洗操作。

根据又一个实施例，提供了一种半导体器件。所述半导体器件可以包括错误检测电路和控制电路。所述错误检测电路可以在刷新操作期间产生包括与从存储区输出的内部数据中所包括的错误有关的信息的错误代码。所述控制电路可以响应于根据所述错误代码的逻辑电平组合的第一错误清洗控制信号和第二错误清洗控制信号来调整错误清洗操作的周期时间。

当结合附图阅读用于实践本发明的优选实施例的以下描述时，本公开的其他应用对于本领域技术人员将变得显而易见。

附图说明

本文中的描述参考了附图，其中，在几个视图中，相同的附图标记指代相同的部件，并且其中：

图1是示出根据本公开的一个实施例的半导体系统的配置的框图；

图2是示出图1的半导体系统中包括的错误清洗控制信号发生电路的一个示例的配置的框图；

图3是示出图2的错误清洗控制信号发生电路中包括的比较电路的一个示例的配置的电路图；

图4是示出图2的错误清洗控制信号发生电路中包括的错误清洗控制信号输出电路的一个示例的配置的电路图；

图5是示出图1的半导体系统中包括的控制电路的一个示例的配置的框图；

图6是示出图5的控制电路中包括的错误清洗控制电路的一个示例的配置的框图；

图7是示出图6的错误清洗控制电路中包括的模式信号发生电路的一个示例的配置的电路图；

图8是示出图1的半导体系统中包括的错误校正电路的一个示例的配置的框图；

图9是示出图1的半导体系统中包括的错误代码发生电路的一个示例的配置的框图；

图10是示出根据本公开的一个实施例的半导体系统的错误清洗操作的时序图；

图11是示出根据本公开另一个实施例的半导体器件的配置的框图；

图12是示出采用图1至图11中所示的半导体系统和半导体器件中的至少一个的电子系统的配置的框图；以及

图13是示出采用图1至图11中所示的半导体系统和半导体器件中的至少一个的另一电子系统的配置的框图。

具体实施方式

本公开可以提供半导体器件或包括多个半导体器件的半导体系统，其在刷新操作中响应于错误发生来控制、改变或调整用于错误清洗操作的周期或时段。

在描述本公开时，当确定已知相关技术的详细描述可能使本公开的主旨模糊时，将省略该详细描述。

尽管诸如第一和第二的术语可以用于描述各种组件，但是这些组件不受这些术语的限制，并且这些术语仅用于将这些组件与其他组件区分开。

本文中所使用的术语仅用于描述特定实施例的目的，而并不意图限制本发明。如本文中所使用的，单数形式也旨在包括复数形式，除非上下文另外明确指出。

还将理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”表明所述元件的存在并且不排除存在或添加一个或更多个其他元件。如本文中所使用的，术语“和/或”包括一个或更多个相关所列项目的任何组合和全部组合。

在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。本发明可以在没有这些具体细节中的一些或全部的情况下实践。在其他情况下，没有详细描述众所周知的工艺结构和/或过程，以免不必要地模糊本发明。

还应注意的是，在某些情况下，如相关领域的技术人员显而易见的，结合一个实施例描述的特征或元件可以单独使用或与另一个实施例的其他特征或元件组合使用，除非另外明确指出。

现在参考图1，框图示出了根据一个实施例的半导体系统的配置。半导体系统可以包括多个半导体器件，即，第一半导体器件1和第二半导体器件2。

第一半导体器件1可以输出用于激活错误清洗操作的错误清洗进入信号estr。第一半导体器件1可以接收或输出外部数据ed。第一半导体器件1可以在写入操作期间将外部数据ed输出到第二半导体器件2。第一半导体器件1可以在读取操作期间从第二半导体器件2接收外部数据ed。第一半导体器件1可以输出用于控制第二半导体器件2的操作的命令/地址信号ca<1:n>。命令/地址信号ca<1:n>可以包括用于执行第二半导体器件2的写入操作、读取操作或刷新操作的命令。命令/地址信号ca<1:n>可以包括用于指示或选择第二半导体器件2的存储区22中的存储单元的地址。命令/地址信号ca<1:n>中包括的比特位的数量“n”可以变化并且可以是自然数。命令/地址信号ca<1:n>可以经由一个或更多个信号线来传送。信号线可以被设计为传输地址、命令和数据中的至少一个。错误清洗操作可以包括校正存储区22中储存的内部数据id的错误、并将校正的内部数据恢复到存储区22中。作为示例而非限制，写入操作可以包括从第一半导体器件1输出外部数据ed，并将它们储存在第二半导体器件2的存储区22中作为内部数据id。读取操作可以包括将存储区22中储存的内部数据id输出为外部数据ed。尽管未在图1中示出，但是错误清洗进入信号estr可以由第一半导体器件1中包括的电路来产生。错误清洗进入信号estr可以从第一半导体器件1中包括的电路被传输到如图2中所示的错误清洗控制信号输出电路120。错误清洗进入信号estr可以从第一半导体器件1中包括的电路被传输到如图4中所示的锁存信号发生电路121。

第一半导体器件1可以包括错误清洗控制信号发生电路11。

错误清洗控制信号发生电路11可以产生第一错误清洗控制信号ecs_1，该第一错误清洗控制信号ecs_1在包括五个比特位的错误代码erc<1:5>的计数数量等于或小于预定数量时被使能。错误清洗控制信号发生电路11可以产生第二错误清洗控制信号ecs_2，该第二错误清洗控制信号ecs_2在错误代码erc<1:5>的计数数量大于预定数量时被使能。错误清洗控制信号发生电路11可以产生第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2，这两者中的一个根据错误代码erc<1:5>的逻辑电平组合而被选择性地使能。错误代码erc<1:5>可以是包括与错误发生有关的信息的信号。虽然在该示例中错误代码erc<1:5>具有5个比特位，但是错误代码中包括的比特位的数量可以根据实施例而不同地确定。当第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2中的一个被使能时，另一个可以被禁止。

如上所述，第一半导体器件1可以输出用于激活错误清洗操作的错误清洗进入信号estr。第一半导体器件1可以输出用于控制第二半导体器件2的操作的命令/地址信号ca<1:n>。第一半导体器件1可以接收或输出外部数据ed。在执行刷新操作时，第一半导体器件1可以在错误清洗操作期间产生第一错误清洗控制信号ecs_1，该第一错误清洗控制信号ecs_1在错误代码erc<1:5>的计数数量等于或小于预定数量时被使能。在执行刷新操作时，第一半导体器件1可以在错误清洗操作期间产生第二错误清洗控制信号ecs_2，该第二错误清洗控制信号ecs_2在错误代码erc<1:5>的计数数量大于预定数量时被使能。

第二半导体器件2可以包括控制电路21、存储区22和错误检测电路3。

在执行刷新操作时，控制电路21可以响应于第一错误清洗控制信号ecs_1而在第一周期从命令/地址信号ca<1:n>产生内部地址iadd<1:m>。在执行刷新操作时，控制电路21可以响应于第二错误清洗控制信号ecs_2而在第二周期从命令/地址信号ca<1:n>产生内部地址iadd<1:m>。第一周期可以被确定为是第二周期的两倍长。然而，在一些实施例中，第一周期可以是第二周期的“2×n”倍长(其中，“n”是自然数)。

在执行刷新操作时，在错误清洗操作期间根据内部地址iadd<1:m>输出存储区22中所储存的内部数据id之后，存储区22可以根据内部地址iadd<1:m>而储存错误被校正的内部数据id。存储区22可以在写入操作期间根据内部地址iadd<1:m>来储存内部数据id。存储区22可以在读取操作期间输出储存在其中的内部数据id。

错误检测电路3可以包括错误校正电路31和错误代码发生电路32。

在错误清洗操作期间，错误校正电路31可以检查内部数据id的错误，并且可以产生检测信号det。错误校正电路31可以在错误清洗操作期间校正内部数据id的错误，以将校正的内部数据输出到存储区22。错误校正电路31可以在读取操作期间将内部数据id输出为外部数据ed。错误校正电路31可以在写入操作期间将外部数据ed输出为内部数据id。

错误校正电路31可以利用一般的错误校正电路来实现，所述一般的错误校正电路利用用于检测错误的错误检测码(edc)和用于自行校正错误的错误校正码(ecc)来校正数据的错误。

错误代码发生电路32可以产生错误代码erc<1:5>，所述错误代码erc<1:5>响应于检测信号det而被计数。错误代码发生电路32可以产生在检测信号det产生时顺序地向上计数的错误代码erc<1:5>。

这样，在执行刷新操作时，错误检测电路3可以在错误清洗操作期间检测从存储区22输出的内部数据id中的错误，并且可以校正内部数据id的错误。当从存储区22输出的内部数据id包括错误时，错误检测电路3可以校正内部数据id的错误并且产生被计数的错误代码erc<1:5>。

如上所述，第二半导体器件2可以在刷新操作期间响应于第一错误清洗控制信号ecs_1而在第一周期、周期性地执行存储区22的错误清洗操作。第二半导体器件2也可以在刷新操作期间响应于第二错误清洗控制信号ecs_2而在第二周期、周期性地执行存储区22的错误清洗操作。第二半导体器件2可以在写入操作期间将外部数据ed储存为内部数据id，以及可以在读取操作期间将内部数据id输出为外部数据ed。

参考图2，错误清洗控制信号发生电路11可以包括比较电路110和错误清洗控制信号输出电路120。

比较电路110可以将错误代码erc<1:5>与包括五个比特位的比较代码trc<1:5>进行比较，以产生比较信号comp。比较电路110可以在错误代码erc<1:5>的计数数量等于或小于比较代码trc<1:5>的逻辑电平组合时产生被禁止的比较信号comp。比较电路110可以在错误代码erc<1:5>的计数数量大于比较代码trc<1:5>的逻辑电平组合时产生被使能的比较信号comp。被使能的比较信号comp的逻辑电平可以被确定为逻辑“高”电平。被使能的比较信号comp的逻辑电平可以根据各种实施例而被确定为不同。比较代码trc<1:5>可以被确定为具有与预定数量相对应的逻辑电平组合。

错误清洗控制信号输出电路120可以响应于错误清洗进入信号estr来输出第一错误清洗控制信号ecs_1，所述第一错误清洗控制信号ecs_1在比较信号comp被禁止时而被使能。错误清洗控制信号输出电路120可以响应于错误清洗进入信号estr来输出第二错误清洗控制信号ecs_2，所述第二错误清洗控制信号ecs_2在比较信号comp被使能时而被使能。

参考图3，比较电路110可以包括传输信号发生电路111和信号传输电路112。

传输信号发生电路111可以将错误代码erc<1:5>的第二比特位数据至第五比特位数据erc<2:5>与比较代码trc<1:5>的第二比特位数据至第五比特位数据trc<2:5>进行比较，以产生第一传输信号至第四传输信号ts<1:4>和第一反相传输信号至第四反相传输信号tsb<1:4>。传输信号发生电路111可以通过对错误代码erc<1:5>的第二比特位数据至第五比特位数据erc<2:5>和比较代码trc<1:5>的第二比特位数据至第五比特位数据trc<2:5>执行逻辑异或非(exclusivenor)运算来产生第一传输信号至第四传输信号ts<1:4>。传输信号发生电路111可以通过对错误代码erc<1:5>的第二比特位数据至第五比特位数据erc<2:5>和比较代码trc<1:5>的第二比特位数据至第五比特位数据trc<2:5>执行逻辑异或(exclusiveor)运算来产生第一反相传输信号至第四反相传输信号tsb<1:4>。第一反相传输信号至第四反相传输信号tsb<1:4>可以通过使第一传输信号至第四传输信号ts<1:4>反相来产生。虽然图3示出了具有单个电路的传输信号发生电路111，但是传输信号发生电路111实际上可以以多个电路的形式来实现，所述多个电路中的每个接收错误代码erc<2:5>所包括的比特位中的任意一个和比较代码trc<2:5>所包括的比特位中的任意一个。也就是说，传输信号发生电路111可以以四个电路的形式来实现，所述四个电路中的每个可以包括单个异或非门和单个反相器，以产生第一反相传输信号至第四反相传输信号tsb<1:4>中的一个。

信号传输电路112可以响应于第一传输信号至第四传输信号ts<1:4>和第一反相传输信号至第四反相传输信号tsb<1:4>来接收错误代码erc<1:5>以产生比较信号comp。

当第四传输信号ts<4>具有逻辑“低”电平时，信号传输电路112可以中断错误代码erc<1:5>的第一比特位数据至第四比特位数据erc<1:4>的输入，并且缓冲错误代码erc<1:5>的第五比特位数据erc<5>以将错误代码erc<1:5>的缓冲的第五比特位数据erc<5>输出为比较信号comp。当第四传输信号ts<4>具有逻辑“高”电平时，信号传输电路112可以根据第一传输信号至第三传输信号ts<1:3>的逻辑电平组合而从错误代码erc<1:5>的第一比特位数据至第四比特位数据erc<1:4>产生比较信号comp。

当第三传输信号ts<3>具有逻辑“低”电平时，信号传输电路112可以中断错误代码erc<1:5>的第一比特位数据至第三比特位数据erc<1:3>的输入，并且缓冲错误代码erc<1:5>的第四比特位数据erc<4>以将错误代码erc<1:5>的缓冲的第四比特位数据erc<4>输出为比较信号comp。当第三传输信号ts<3>具有逻辑“高”电平时，信号传输电路112可以根据第一传输信号和第二传输信号ts<1:2>的逻辑电平组合而从错误代码erc<1:5>的第一比特位数据至第三比特位数据erc<1:3>产生比较信号comp。

当第二传输信号ts<2>具有逻辑“低”电平时，信号传输电路112可以中断错误代码erc<1:5>的第一比特位数据和第二比特位数据erc<1:2>的输入，并且缓冲错误代码erc<1:5>的第三比特位数据erc<3>以将错误代码erc<1:5>的缓冲的第三比特位数据erc<3>输出为比较信号comp。当第二传输信号ts<2>具有逻辑“高”电平时，信号传输电路112可以根据第一传输信号ts<1>的逻辑电平而从错误代码erc<1:5>的第一比特位数据和第二比特位数据erc<1:2>产生比较信号comp。

当第一传输信号ts<1>具有逻辑“低”电平时，信号传输电路112可以中断错误代码erc<1:5>的第一比特位数据erc<1>的输入，并且缓冲错误代码erc<1:5>的第二比特位数据erc<2>以将错误代码erc<1:5>的缓冲的第二比特位数据erc<2>输出为比较信号comp。当第一传输信号ts<1>具有逻辑“高”电平时，信号传输电路112可以从错误代码erc<1:5>的第一比特位数据erc<1>产生比较信号comp。

更具体地，下文中将结合比较代码trc<1:5>被确定为具有与自然数8相对应的二进制代码“01000”的示例来描述比较电路110的操作。在比较代码trc<1:5>中，二进制代码“01000”可以指示仅比较代码trc<1:5>的第四比特位数据trc<4>具有逻辑“高”电平。

首先，将在下文中描述错误代码erc<1:5>的计数数量小于比较代码trc<1:5>的逻辑电平组合的情况。

当错误代码erc<1:5>从二进制代码“00000”增加到小于比较代码trc<1:5>的逻辑电平组合的二进制代码“00111”时，传输信号发生电路111可以产生具有逻辑“低”电平的第三传输信号ts<3>和具有逻辑“高”电平的第四传输信号ts<4>。

因为第三传输信号ts<3>具有逻辑“低”电平而第四传输信号ts<4>具有逻辑“高”电平，所以信号传输电路112可以缓冲错误代码erc<1:5>的第四比特位数据erc<4>以产生具有逻辑“低”电平的比较信号comp。

当错误代码erc<1:5>变为等于比较代码trc<1:5>的逻辑电平组合的二进制代码“01000”时，传输信号发生电路111可以产生具有逻辑“高”电平的第一传输信号至第四传输信号ts<1:4>。

因为第一传输信号至第四传输信号ts<1:4>具有逻辑“高”电平，所以信号传输电路112可以缓冲错误代码erc<1:5>的第一比特位数据erc<1>以产生具有逻辑“低”电平的比较信号comp。

当错误代码erc<1:5>从二进制代码“01001”向上改变为大于比较代码trc<1:5>的逻辑电平组合的二进制代码“01011”时，传输信号发生电路111可以产生具有逻辑“高”电平的第二传输信号至第四传输信号ts<2:4>。

当第二传输信号至第四传输信号ts<2:4>具有逻辑“高”电平且第一传输信号ts<1>具有逻辑“高”电平时，信号传输电路112可以缓冲错误代码erc<1:5>的第一比特位数据erc<1>以产生具有逻辑“高”电平的比较信号comp。当第二传输信号至第四传输信号ts<2:4>具有逻辑“高”电平而第一传输信号ts<1>具有逻辑“低”电平时，信号传输电路112可以缓冲错误代码erc<1:5>的第二比特位数据erc<2>以产生具有逻辑“高”电平的比较信号comp。

当错误代码erc<1:5>从二进制代码“01100”向上计数到大于比较代码trc<1:5>的逻辑电平组合的二进制代码“01111”时，传输信号发生电路111可以产生具有逻辑“高”电平的第三传输信号和第四传输信号ts<3:4>。

当第三传输信号和第四传输信号ts<3:4>具有逻辑“高”电平而第二传输信号ts<2>具有逻辑“低”电平时，信号传输电路112可以缓冲错误代码erc<1:5>的第三比特位数据erc<3>以产生具有逻辑“高”电平的比较信号comp。当第二传输信号至第四传输信号ts<2:4>具有逻辑“高”电平且第一传输信号ts<1>具有逻辑“高”电平时，信号传输电路112可以缓冲错误代码erc<1:5>的第一比特位数据erc<1>以产生具有逻辑“高”电平的比较信号comp。当第二传输信号至第四传输信号ts<2:4>具有逻辑“高”电平而第一传输信号ts<1>具有逻辑“低”电平时，信号传输电路112可以缓冲错误代码erc<1:5>的第二比特位数据erc<2>以产生具有逻辑“高”电平的比较信号comp。

当错误代码erc<1:5>从二进制代码“10000”向上计数到大于比较代码trc<1:5>的逻辑电平组合的二进制代码“11111”时，传输信号发生电路111可以产生具有逻辑“高”电平的第四传输信号ts<4>。

当第四传输信号ts<4>具有逻辑“高”电平时，信号传输电路112可以缓冲错误代码erc<1:5>的第五比特位数据erc<5>以产生具有逻辑“高”电平的比较信号comp。

如上所述，当错误代码erc<1:5>的计数数量等于或小于预定数量时，比较电路110可以产生具有逻辑“低”电平的比较信号comp。另外，当错误代码erc<1:5>的计数数量大于预定数量时，比较电路110可以产生具有逻辑“高”电平的比较信号comp。

参考图4，错误清洗控制信号输出电路120可以包括锁存信号发生电路121和缓冲电路122。

锁存信号发生电路121可以响应于错误清洗进入信号estr而将比较信号comp输出为锁存信号lts。响应于错误清洗进入信号estr，锁存信号发生电路121可以锁存比较信号comp，并且可以将锁存的比较信号输出为锁存信号lts。

缓冲电路122可以缓冲锁存信号lts以产生第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2。缓冲电路122可以经由第一反相器来反相缓冲锁存信号lts以产生第一错误清洗控制信号ecs_1。缓冲电路122可以经由第二反相器来反相缓冲第一错误清洗控制信号ecs_1以产生第二错误清洗控制信号ecs_2。

参考图5，控制电路21可以包括命令解码器210、错误清洗控制电路220和内部地址发生电路230。

命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。命令解码器210可以对命令/地址信号ca<1:n>的比特位数据之中的用于命令的一些比特位数据进行解码，以产生刷新信号ref。刷新信号ref可以是周期性触发信号。尽管图5中示出的命令解码器210被配置为对命令/地址信号ca<1:n>进行解码并产生刷新信号ref，但是命令解码器210可以被配置为产生用于执行写入操作或读取操作的信号。

响应于第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2，错误清洗控制电路220可以根据刷新信号ref被输入了多少次来产生模式信号ecs_mode，所述模式信号ecs_mode包括在第一周期或第二周期产生的脉冲。当第一错误清洗控制信号ecs_1被使能时，错误清洗控制电路220可以根据刷新信号被输入的次数来产生包括在第一周期产生的脉冲的模式信号ecs_mode。当第二错误清洗控制信号ecs_2被使能时，错误清洗控制电路220可以根据刷新信号被输入的次数来产生包括在第二周期产生的脉冲的模式信号ecs_mode。响应于第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2，错误清洗控制电路220可以根据刷新信号被输入的次数而在第一周期或第二周期输出清洗地址esadd<1:m>。当第一错误清洗控制信号ecs_1被使能时，错误清洗控制电路220可以根据刷新信号被输入的次数而在第一周期输出清洗地址esadd<1:m>。当第二错误清洗控制信号ecs_2被使能时，错误清洗控制电路220可以根据刷新信号被输入的次数而在第二周期输出清洗地址esadd<1:m>。清洗地址esadd<1:m>可以包括与执行错误清洗操作的区域(即，存储区22的一部分)有关的位置信息。

内部地址发生电路230可以响应于模式信号ecs_mode和刷新信号ref而输出命令/地址信号ca<1:n>和清洗地址esadd<1:m>中的任意一个。当模式信号ecs_mode被禁止且刷新信号ref不被激活时，内部地址发生电路230可以将命令/地址信号ca<1:n>的比特位数据的一部分输出为内部地址iadd<1:m>。当模式信号ecs_mode被使能且刷新信号ref被激活时，内部地址发生电路230可以将清洗地址esadd<1:m>输出为内部地址iadd<1:m>。内部地址发生电路230可以响应于模式信号ecs_mode和刷新信号ref而对内部地址iadd<1:m>进行计数。当模式信号ecs_mode被禁止而刷新信号ref被激活时，内部地址发生电路230可以对内部地址iadd<1:m>顺序地计数。

参考图6，错误清洗控制电路220可以包括计数器2100、解码器2200、模式信号发生电路2300和储存电路2400。

计数器2100可以产生包括第一计数信号cnt<1>和第二计数信号cnt<2>的计数信号cnt<1:2>，所述第一计数信号cnt<1>和第二计数信号cnt<2>响应于刷新信号ref而被顺序地计数。计数器2100可以产生计数信号cnt<1:2>，该计数信号cnt<1:2>在刷新信号ref的脉冲输入到计数器2100时顺序地向上计数。

解码器2200可以对计数信号cnt<1:2>进行解码以产生第一解码信号至第四解码信号dec<1:4>，所述第一解码信号至第四解码信号dec<1:4>中的一个被选择性使能。

更具体地，当第一计数信号cnt<1>具有逻辑“低”电平且第二计数信号cnt<2>具有逻辑“低”电平时，解码器2200可以产生被使能为具有逻辑“高”电平的第一解码信号dec<1>。当第一计数信号cnt<1>具有逻辑“高”电平而第二计数信号cnt<2>具有逻辑“低”电平时，解码器2200可以产生被使能为具有逻辑“高”电平的第二解码信号dec<2>。当第一计数信号cnt<1>具有逻辑“低”电平而第二计数信号cnt<2>具有逻辑“高”电平时，解码器2200可以产生被使能为具有逻辑“高”电平的第三解码信号dec<3>。当第一计数信号cnt<1>具有逻辑“高”电平且第二计数信号cnt<2>具有逻辑“高”电平时，解码器2200可以产生被使能为具有逻辑“高”电平的第四解码信号dec<4>。

模式信号发生电路2300可以响应于第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2而从第一解码信号至第四解码信号dec<1:4>产生模式信号ecs_mode。当第一错误清洗控制信号ecs_1被使能时，模式信号发生电路2300可以从第四解码信号dec<4>产生模式信号ecs_mode。模式信号发生电路2300可以产生当第一错误清洗控制信号ecs_1被使能且第四解码信号dec<4>具有逻辑“高”电平时被使能的模式信号ecs_mode。当第二错误清洗控制信号ecs_2被使能时，模式信号发生电路2300可以从第二解码信号dec<2>和第四解码信号dec<4>产生模式信号ecs_mode。模式信号发生电路2300可以产生当第二错误清洗控制信号ecs_2被使能时且当第二解码信号dec<2>和第四解码信号dec<4>中的任意一个具有逻辑“高”电平时被使能的模式信号ecs_mode。

储存电路2400可以响应于模式信号ecs_mode而输出清洗地址esadd<1:m>。当模式信号ecs_mode被使能为逻辑“高”电平时，储存电路2400可以输出清洗地址esadd<1:m>。

参考图7，模式信号发生电路2300可以包括预模式信号发生电路2310和选择/传输电路2320。

预模式信号发生电路2310可以响应于第二解码信号dec<2>和第四解码信号dec<4>而产生第一预模式信号pm<1>。预模式信号发生电路2310可以对第二解码信号dec<2>和第四解码信号dec<4>执行逻辑或(or)运算，以产生第一预模式信号pm<1>。当第二解码信号dec<2>和第四解码信号dec<4>中的至少一个被产生为具有逻辑“高”电平时，预模式信号发生电路2310可以产生被使能为具有逻辑“高”电平的第一预模式信号pm<1>。预模式信号发生电路2310可以响应于第四解码信号dec<4>来产生第二预模式信号pm<2>。当第四解码信号dec<4>具有逻辑“高”电平时，预模式信号发生电路2310可以产生被使能为具有逻辑“高”电平的第二预模拟信号pm<2>。

选择/传输电路2320可以响应于第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2而将第一预模式信号pm<1>和第二预模式信号pm<2>中的任意一个输出为模式信号ecs_mode。当第二错误清洗控制信号ecs_2具有逻辑“高”电平时，选择/传输电路2320可以将第一预模式信号pm<1>输出为模式信号ecs_mode。当第二错误清洗控制信号ecs_2被使能为具有逻辑“高”电平时，选择/传输电路2320可以缓冲第一预模式信号pm<1>，以将缓冲的第一预模式信号输出为模式信号ecs_mode。当第一错误清洗控制信号ecs_1被使能为具有逻辑“高”电平时，选择/传输电路2320可以将第二预模式信号pm<2>输出为模式信号ecs_mode。当第一错误清洗控制信号ecs_1被使能为具有逻辑“高”电平时，选择/传输电路2320可以缓冲第二预模式信号pm<2>，以将缓冲的第二预模式信号输出为模式信号ecs_mode。

参考图8，错误校正电路31可以包括数据输入/输出(i/o)电路310、检测信号发生电路320和数据校正电路330。

数据i/o电路310可以响应于模式信号ecs_mode而将从存储区22输出的内部数据id输出为输入数据din。当模式信号ecs_mode被使能时，数据i/o电路310可以将从存储区22输出的内部数据id输出为输入数据din。数据i/o电路310可以响应于模式信号ecs_mode而产生并输出通过校正输入数据din的错误而获得的校正数据cd作为内部数据id。当模式信号ecs_mode被使能时，数据i/o电路310可以输出通过校正输入数据din的错误而产生的校正数据cd作为内部数据id。数据i/o电路310可以响应于模式信号ecs_mode而在读取操作期间将内部数据id输出为外部数据ed。当模式信号ecs_mode被禁止时，数据i/o电路310可以在读取操作期间将内部数据id输出为外部数据ed。数据i/o电路310可以响应于模式信号ecs_mode而在写入操作期间将外部数据ed输出为内部数据id。当模式信号ecs_mode被禁止时，数据i/o电路310可以在写入操作期间将外部数据ed输出为内部数据id。

检测信号发生电路320可以检查输入数据din的错误并产生检测信号det。当检测到输入数据din中的错误时，检测信号发生电路320可以将检测信号det使能。

响应于检测信号det，数据校正电路330可以校正输入数据din中的错误并且可以将校正的输入数据输出为校正数据cd。例如，当检测信号det被使能时，数据校正电路330可以校正输入数据din中的错误并且可以将校正的输入数据输出为校正数据cd。当检测信号det被禁止时，数据校正电路330可以将输入数据din输出为校正数据cd。

参考图9，错误代码发生电路32可以包括多个触发器f/f，例如，第一触发器340、第二触发器350、第三触发器360、第四触发器370和第五触发器380。

第一触发器340可以产生错误代码erc<1:5>的第一比特位数据erc<1>，该第一比特位数据erc<1>的电平转换在错误清洗进入信号estr被使能且检测信号det的电平从逻辑“高”电平改变为逻辑“低”电平时发生。

第二触发器350可以产生错误代码erc<1:5>的第二比特位数据erc<2>，该第二比特位数据erc<2>的电平转换在错误清洗进入信号estr被使能且错误代码erc<1:5>的第一比特位数据erc<1>的电平从逻辑“高”电平改变为逻辑“低”电平时发生。

第三触发器360可以产生错误代码erc<1:5>的第三比特位数据erc<3>，该第三比特位数据erc<3>的电平转换在错误清洗进入信号estr被使能且错误代码erc<1:5>的第二比特位数据erc<2>的电平从逻辑“高”电平改变为逻辑“低”电平时发生。

第四触发器370可以产生错误代码erc<1:5>的第四比特位数据erc<4>，该第四比特位数据erc<4>的电平转换在错误清洗进入信号estr被使能且错误代码erc<1:5>的第三比特位数据erc<3>的电平从逻辑“高”电平改变为逻辑“低”电平时发生。

第五触发器380可以产生错误代码erc<1:5>的第五比特位数据erc<5>，该第五比特位数据erc<5>的电平转换在错误清洗进入信号estr被使能且错误代码erc<1:5>的第四比特位数据erc<4>的电平从逻辑“高”电平改变为逻辑“低”电平时发生。

如上所述，错误代码发生电路32可以产生在检测信号det产生时顺序地计数的错误代码erc<1:5>。

在下文中将参考图10描述根据一个实施例的半导体系统的错误清洗操作。错误清洗操作可以包括在刷新操作期间在第一周期执行错误清洗操作的一个示例性情况、和在刷新操作期间在第二周期执行错误清洗操作的另一个示例性情况。

首先，在下文中将描述在刷新操作期间在第一周期执行的错误清洗操作。

在第一定时“t1”处，第一半导体器件1可以输出用于激活错误清洗操作的错误清洗进入信号estr。第一半导体器件1可以输出用于执行刷新操作等的命令/地址信号ca<1:n>。

错误清洗控制信号发生电路11可以产生在错误代码erc<1:5>的计数数量等于或小于预定数量时被使能的第一错误清洗控制信号ecs_1。

控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，在计数信号cnt<1:2>响应于刷新信号ref而被顺序地计数之前，包括第一计数信号cnt<1>和第二计数信号cnt<2>的计数信号cnt<1:2>可以被确定为初始值“0”。

解码器2200可以对计数信号cnt<1:2>进行解码，以产生具有逻辑“高”电平的第一解码信号dec<1>。

在第二定时“t2”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有值“1”。在计数信号cnt<1:2>中，值“1”可以表示计数信号cnt<1:2>被向上计数一次。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第二解码信号dec<2>。

在第三定时“t3”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有值“2”。在计数信号cnt<1:2>中，值“2”可以描述计数信号cnt<1:2>被向上计数两次。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第三解码信号dec<3>。

在第四定时“t4”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有值“3”。在计数信号cnt<1:2>中，值“3”可以指示计数信号cnt<1:2>被向上计数三次。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第四解码信号dec<4>。

模式信号发生电路2300可以响应于被使能为具有逻辑“高(h)”电平的第一错误清洗控制信号ecs_1而从第四解码信号dec<4>产生模式信号ecs_mode。

储存电路2400可以响应于模式信号ecs_mode而输出清洗地址esadd<1:m>。

内部地址发生电路230可以响应于模式信号ecs_mode和刷新信号ref而将清洗地址esadd<1:m>输出为内部地址iadd<1:m>。

在执行刷新操作时，存储区22可以在错误清洗操作期间根据内部地址iadd<1:m>而输出储存在其中的内部数据id。

数据i/o电路310可以响应于模式信号ecs_mode而将从存储区22输出的内部数据id输出为输入数据din。

检测信号发生电路320可以检测输入数据din中的错误以产生检测信号det。

数据校正电路330可以响应于检测信号det而校正输入数据din中的错误，以将校正的输入数据输出为校正数据cd。

数据i/o电路310可以响应于模式信号ecs_mode而输出通过校正输入数据din的错误而获得的校正数据cd作为内部数据id。

存储区22可以根据内部地址iadd<1:m>而储存与校正数据cd相对应的内部数据id。

随后，在第一定时“t1”与第四定时“t4”之间的时段期间执行的操作可以被再次或重复地执行。因此，在下文中将省略对在第四定时“t4”之后重复执行的操作的描述。

在第五定时“t5”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有值“3”。在计数信号cnt<1:2>中，值“3”可以表示计数信号cnt<1:2>被向上计数三次。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第四解码信号dec<4>。

模式信号发生电路2300可以响应于被使能为具有逻辑“高(h)”电平的第一错误清洗控制信号ecs_1而从第四解码信号dec<4>产生模式信号ecs_mode。

储存电路2400可以响应于模式信号ecs_mode而输出清洗地址esadd<1:m>。

内部地址发生电路230可以响应于模式信号ecs_mode和刷新信号ref而将清洗地址esadd<1:m>输出为内部地址iadd<1:m>。

在执行刷新操作时，存储区22可以在错误清洗操作期间根据内部地址iadd<1:m>而输出储存在其中的内部数据id。

数据i/o电路310可以响应于模式信号ecs_mode而将从存储区22输出的内部数据id输出为输入数据din。

检测信号发生电路320可以检测输入数据din中的错误以产生检测信号det。

数据校正电路330可以响应于检测信号det而校正输入数据din中的错误并且可以将校正的输入数据输出为校正数据cd。

数据i/o电路310可以响应于模式信号ecs_mode而输出通过校正输入数据din中的错误而获得的校正数据cd作为内部数据id。

存储区22可以根据内部地址iadd<1:m>而储存与校正数据cd相对应的内部数据id。

如上所述，在第四定时“t4”与第五定时“t5”之间的时段可以是重新产生第四解码信号dec<4>的周期时间，其被认为是第一周期。因此，在刷新操作被执行四次时，错误清洗操作可以被执行一次。

接下来，将在下文中描述在刷新操作期间在第二周期执行的错误清洗操作。

在第六定时“t6”处，第一半导体器件1可以输出用于激活错误清洗操作的错误清洗进入信号estr。第一半导体器件1可以输出用于执行刷新操作等的命令/地址信号ca<1:n>。

错误清洗控制信号发生电路11可以产生在错误代码erc<1:5>的计数数量大于预定数量时被使能的第二错误清洗控制信号ecs_2。

控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，在计数信号cnt<1:2>响应于刷新信号ref而被顺序地计数之前，包括第一计数信号cnt<1>和第二计数信号cnt<2>的计数信号cnt<1:2>可以被初始化为值“0”。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第一解码信号dec<1>。

在第七定时“t7”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有值“1”。在计数信号cnt<1:2>中，值“1”可以指示计数信号cnt<1:2>被向上计数一次。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第二解码信号dec<2>。

模式信号发生电路2300可以响应于被使能为具有逻辑“高(h)”电平的第二错误清洗控制信号ecs_2而从第二解码信号dec<2>产生模式信号ecs_mode。

储存电路2400可以响应于模式信号ecs_mode而输出清洗地址esadd<1:m>。

内部地址发生电路230可以响应于模式信号ecs_mode和刷新信号ref而将清洗地址esadd<1:m>输出为内部地址iadd<1:m>。

在执行刷新操作时，存储区22可以在错误清洗操作期间根据内部地址iadd<1:m>而输出储存在其中的内部数据id。

数据i/o电路310可以响应于模式信号ecs_mode而将从存储区22输出的内部数据id输出为输入数据din。

检测信号发生电路320可以检测输入数据din中的错误以产生检测信号det。

数据校正电路330可以响应于检测信号det而校正输入数据din中的错误，以将校正的输入数据输出为校正数据cd。

数据i/o电路310可以响应于模式信号ecs_mode而输出通过校正输入数据din的错误而获得的校正数据cd作为内部数据id。

存储区22可以根据内部地址iadd<1:m>而储存与校正数据cd相对应的内部数据id。

在第八定时“t8”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有表示计数信号cnt<1:2>被向上计数两次的值“2”。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第三解码信号dec<3>。

在第九定时“t9”处，控制电路21的命令解码器210可以对命令/地址信号ca<1:n>进行解码以产生刷新信号ref。

计数器2100可以产生响应于刷新信号ref而被顺序地计数的计数信号cnt<1:2>。在这种情况下，计数信号cnt<1:2>可以被确定为具有表示计数信号cnt<1:2>被向上计数三次的值“3”。

解码器2200可以对计数信号cnt<1:2>进行解码以产生具有逻辑“高”电平的第四解码信号dec<4>。

模式信号发生电路2300可以响应于被使能为具有逻辑“高(h)”电平的第二错误清洗控制信号ecs_2而从第四解码信号dec<4>产生模式信号ecs_mode。

储存电路2400可以响应于模式信号ecs_mode而输出清洗地址esadd<1:m>。

内部地址发生电路230可以响应于模式信号ecs_mode和刷新信号ref而将清洗地址esadd<1:m>输出为内部地址iadd<1:m>。

在执行刷新操作时，存储区22可以在错误清洗操作期间根据内部地址iadd<1:m>而输出储存在其中的内部数据id。

数据i/o电路310可以响应于模式信号ecs_mode而将从存储区22输出的内部数据id输出为输入数据din。

检测信号发生电路320可以检测输入数据din中的错误以产生检测信号det。

数据校正电路330可以响应于检测信号det而校正输入数据din中的错误，以将校正的输入数据输出为校正数据cd。

数据i/o电路310可以响应于模式信号ecs_mode而输出通过校正输入数据din的错误而获得的校正数据cd作为内部数据id。

存储区22可以根据内部地址iadd<1:m>而储存与校正数据cd相对应的内部数据id。

如上所述，第七定时“t7”与第九定时“t9”之间的时段可以是在第二解码信号dec<2>重新产生之后产生第四解码信号dec<4>的周期时间，其被认为是第二周期。因此，在刷新操作被执行两次时，错误清洗操作可以执行一次。

这样，根据本发明的一个实施例的半导体系统可以在刷新操作期间通过根据数据错误发生的次数而调整错误清洗操作的周期时间来有效地执行错误清洗操作。另外，半导体系统可以在刷新操作期间通过根据数据错误发生的次数而调整错误清洗操作的周期时间来避免性能劣化。

如图11中所示，根据一个实施例的半导体器件可以包括错误清洗控制信号发生电路4、控制电路5、存储区6和错误检测电路7。

错误清洗控制信号发生电路4可以响应于错误清洗进入信号estr而产生第一错误清洗控制信号ecs_1，该第一错误清洗控制信号ecs_1在包括五个比特位的错误代码erc<1:5>的计数数量等于或小于预定数量时被使能。错误清洗控制信号发生电路4可以响应于错误清洗进入信号estr而产生第二错误清洗控制信号ecs_2，该第二错误清洗控制信号ecs_2在错误代码erc<1:5>的计数数量大于预定的计数数量时被使能。错误清洗控制信号发生电路4可以产生第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2，这两者中的一个根据错误代码erc<1:5>的逻辑电平组合而被选择性地使能。错误代码erc<1:5>可以包括与错误发生有关的信息。尽管本实施例是结合具有五个比特位的错误代码erc<1:5>描述的，但是错误代码中包括的比特位的数量可以根据各种实施例而不同地确定。当第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2中的一个被使能时，第一错误清洗控制信号ecs_1和第二错误清洗控制信号ecs_2中的另一个可以被禁止。错误清洗控制信号发生电路4可以被实现为具有与图2中所示的错误清洗控制信号发生电路11实质上相似的配置，以执行与错误清洗控制信号发生电路11相同的操作。因此，在下文中将省略对错误清洗控制信号发生电路4的详细描述。与图2中所示的错误清洗控制信号发生电路11不同，错误清洗控制信号发生电路4可以设置在包括存储区6的半导体器件中。

在执行刷新操作时，控制电路5可以响应于第一错误清洗控制信号ecs_1而在第一周期从命令/地址信号ca<1:n>产生内部地址iadd<1:m>。在执行刷新操作时，控制电路5可以响应于第二错误清洗控制信号ecs_2而在第二周期从命令/地址信号ca<1:n>产生内部地址iadd<1:m>。控制电路5可以被实现为具有与图5中所示的控制电路21实质上相似的配置，以执行与控制电路21相同的操作。因此，在下文中将省略对控制电路5的详细描述。

在执行刷新操作时，在错误清洗操作期间根据内部地址iadd<1:m>输出存储区6中所储存的内部数据id之后，存储区6可以根据内部地址iadd<1:m>而储存错误被校正的内部数据id。存储区6可以在写入操作期间根据内部地址iadd<1:m>而储存内部数据id。存储区22可以在读取操作期间输出储存在其中的内部数据id。

错误检测电路7可以包括错误校正电路71和错误代码发生电路72。

错误校正电路71可以在错误清洗操作期间检查内部数据id的错误并且可以产生检测信号det。错误校正电路71可以在错误清洗操作期间校正内部数据id的错误，以将校正的内部数据输出到存储区6。错误校正电路71可以在读取操作期间将内部数据id输出为外部数据ed。错误校正电路71可以在写入操作期间将外部数据ed输出为内部数据id。错误校正电路71可以被实现为与图8中所示的错误校正电路31实质上相似的配置，以执行与错误校正电路31相同的操作。因此，在下文中将省略对错误校正电路71的详细描述。

错误代码发生电路72可以产生错误代码erc<1:5>，该错误代码erc<1:5>响应于检测信号det而被计数。当检测信号det产生时，错误代码发生电路72可以产生被顺序地向上计数的错误代码erc<1:5>。错误代码发生电路72可以被实现为具有与图9中所示的错误代码发生电路32实质上相似的配置，以执行与错误代码发生电路32相同的操作。因此，在下文中将省略对错误代码发生电路72的详细描述。

这样，在执行刷新操作时，错误检测电路7可以在错误清洗操作期间检测从存储区6输出的内部数据id中包括的错误，并且校正内部数据id的错误。当从存储区6输出的内部数据id包括错误时，错误检测电路7可以校正内部数据id的错误并产生被计数的错误代码erc<1:5>。

如上所述，示例性的半导体器件可以在刷新操作期间通过根据错误发生(即，数据错误发生的次数)而调整错误清洗操作的周期时间来有效地执行错误清洗操作。

参考图1至图11描述的半导体系统或半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的任何电子系统。作为示例而非限制，如图12中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(i/o)接口1004。

数据储存电路1001可以响应于从存储器控制器1002接收到的控制信号而储存从存储器控制器1002传送的数据，或者将储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的第二半导体器件2或图11中所示的半导体器件。同时，数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源被中断或者没有供电时也能够保持它们储存的数据。非易失性存储器可以是诸如nor型快闪存储器或nand型快闪存储器的快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。

存储器控制器1002可以经由i/o接口1004接收从外部设备(例如，主机)传送的命令，并且对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001和缓冲存储器1003、或者输出储存在数据储存电路1001和缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1中所示的第一半导体器件1。尽管图12示出了具有单个单元或模块的存储器控制器1002，但是存储器控制器1002可以包括多个控制器，例如，用于控制包括非易失性存储器的数据储存电路1001的一个控制器，以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002传送的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram、静态随机存取存储器(sram)等。

i/o接口1004可以将存储器控制器1002物理连接和电连接到外部设备、即主机host。因此，存储器控制器1002可以经由i/o接口1004从外部设备(即，主机)接收控制信号和数据，以及经由i/o接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以经由i/o接口1004与主机通信。i/o接口1004可以被设计为或用于以下各种接口协议中的任意一种：诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连快速(pci-e)、串行附接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电子设备(ide)。

电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑型闪存(cf)卡等。

参考图13，根据另一个实施例的电子系统2000可以包括主机2001、存储器控制器2002和数据储存电路2003。

主机2001可以将请求信号和数据输出到存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号而将数据、数据选通信号、命令、地址和时钟信号提供给数据储存电路2003，并且数据储存电路2003可以响应于命令来执行写入操作或读取操作。主机2001可以将数据传输到存储器控制器2002以将数据写入到数据储存电路2003。此外，主机2001可以经由存储器控制器2002从数据储存电路2003接收数据。主机2001可以包括被配置为使用错误校正码(ecc)方案来校正数据错误的电路。

存储器控制器2002可以用作将主机2001连接到数据储存电路2003以用于主机2001与数据储存电路2003之间的通信的接口。存储器控制器2002可以从主机2001接收请求信号和数据，并且可以产生数据、数据选通信号、命令、地址和时钟信号并将其提供给数据储存电路2003以用于控制数据储存电路2003的操作。此外，存储器控制器2002可以将从数据储存电路2003输出的数据提供给主机2001。存储器控制器2002可以包括图1中所示的第一半导体器件1。

数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址和时钟信号以用于执行写入操作或读取操作的。数据储存电路2003中包括的每个存储器可以包括利用错误校正码(ecc)方案来校正数据的错误的电路。数据储存电路2003可以包括图1中所示的第二半导体器件2或图11中所示的半导体器件。

在一些实施例中，电子系统2000可以被实现为选择性地操作主机2001中包括的ecc电路中的一个ecc电路和数据储存电路2003。替选地，电子系统2000可以被实现为同时操作主机2001中包括的所有ecc电路和数据储存电路2003。作为示例而非限制，主机2001和存储器控制器2002可以以单个芯片来实现。存储器控制器2002和数据储存电路2003可以以单个芯片来实现。

虽然已经结合目前被认为是最实用和最优选的示例描述了本公开，但是应该理解，本发明不限于所公开的示例，而是相反地，意图涵盖在所附权利要求的精神和范围内的各种修改和等同布置，该范围应被赋予最广泛的解释，以包含法律允许的所有这些修改和等同结构。