本实用新型涉及音频解码领域，尤其涉及一种音频播放器的时钟电路。
背景技术：
如附图1所示，现有技术的数码音乐播放器由带音频解码的SoC芯片、音频数/模转换（DAC）芯片、晶振等电路模块构成。晶振与解码芯片相连，解码芯片内部与I2S时钟相关的模块有时钟发生器、倍频器、分频器等。晶振的频率经过SoC芯片内部一系列的转化，最后通过I2S总线的主时钟（MCLK）或位时钟（BCLK）输出至音频DAC芯片。I2S信号包括MCLK/BCLK/LRCK/SDATA。
这种设计的缺点是：晶振自身输出波形的抖动虽然是比较小的，但是经过解码芯片内部一系列转换之后，再输出的I2S时钟的抖动就大大增加。I2S主时钟/位时钟的时基抖动（Jitter），对DAC输出的音质有较大的影响。因此这种音频DAC时钟生成的架构，不可避免地影响到DAC输出的音质。
技术实现要素：
本实用新型的目的是针对上述现有技术存在的缺陷，提供一种音频播放器的时钟电路，以在消除I2S主时钟的时基抖动，提高音频DAC芯片的输出音质。
本实用新型实施例中，提供了一种音频播放器的时钟电路，其包括音频解码芯片、音频DAC芯片、时钟信号提供电路和锁相环电路，所述锁相环电路分别与所述音频解码芯片的时钟信号输入端、所述音频解码芯片的I2S主时钟信号输出端和所述时钟信号提供电路相连接，所述时钟信号提供电路与所述音频DAC芯片的主时钟信号输入端相连接。
本实用新型实施例中，所述锁相环电路由鉴频鉴相器、N分频器、R分频器、环路滤波器和压控振荡器组成。
本实用新型实施例中，所述时钟信号提供电路包括晶振和分频器，所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接，所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端相连接。
本实用新型实施例中，所述音频解码芯片采用芯片ATJ2167, 所述鉴频鉴相器、N分频器、R分频器在芯片ADF4002中实现，所述分频器采用芯片74HC4040，所述音频DAC芯片采用芯片CS4398。
本实用新型实施例中，所述环路滤波器包括电阻R3、R4、电容C3、C4、C7，其中，电阻R4与电容C7串联于芯片ADF4002的引脚CP和地之间，电容C3连接于芯片ADF4002的引脚CP和地之间，R3连接于芯片ADF4002的引脚CP和所述压控振荡器之间，电容C4连接于所述压控振荡器和地之间。
本实用新型实施例中，所述时钟信号提供电路包括一晶振，所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接。
本实用新型实施例中，所述时钟信号提供电路包括第一晶振、第二晶振和时钟切换模块，所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接，所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接。
本实用新型实施例中，所述时钟信号提供电路包括第一晶振、第二晶振、时钟切换模块和分频器，所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接，所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接，所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端相连接。
与现有技术相比较，本实用新型的音频播放器的时钟电路中，所述音频DAC芯片直接采用所述时钟信号提供电路提供的基准时钟信号，并采用锁相环为所述音频解码芯片提供系统时钟，实现了所述音频解码芯片输出的I2S时钟与所述音频DAC芯片的时钟的同步，有效地消除了I2S的时钟抖动，因此提升音频DAC芯片的输出音质。
附图说明
图1是现有技术提供的音频播放器的时钟电路的结构示意图；
图2是本实用新型实施例一提供的音频播放器的时钟电路的结构示意图；
图3是本实用新型实施例一提供的音频播放器的时钟电路的电路图；
图4是本实用新型实施例二提供的音频播放器的时钟电路的结构示意图；
图5是本实用新型实施例三提供的音频播放器的时钟电路的结构示意图；
图6是本实用新型实施例四提供的音频播放器的时钟电路的结构示意图。
具体实施方式
如图2所示，本实用新型实施例一提供的音频播放器的时钟电路包括音频解码芯片、音频DAC芯片、时钟信号提供电路和由环路滤波器（LPF）、压控振荡器（VCO）、鉴频鉴相器（PD）、N分频器、R分频器组成的锁相环，所述鉴频鉴相器分别与所述环路滤波器、所述N分频器和所述R分频器相连接，所述压控振荡器分别与所述环路滤波器和所述音频解码芯片的时钟信号输入端相连接，所述音频解码芯片的I2S主时钟信号输出端MCLK与所述锁相环的N分频器相连接，所述时钟信号提供电路分别与所述音频DAC芯片的主时钟信号输入端MCLK IN和所述锁相环的R分频器相连接。
所述时钟信号提供电路包括晶振和分频器，所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接，所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端BCLK IN相连接。
如图3所示，本实用新型实施例一提供的音频播放器的时钟电路中，所述音频解码芯片采用芯片ATJ2167, 所述鉴频鉴相器采用芯片ADF4002，所述分频器采用芯片74HC4040，所述音频DAC芯片采用芯片CS4398。所述环路滤波器包括电阻R3、R4、电容C3、C4、C7，其中，电阻R4与电容C7串联于芯片ADF4002的引脚CP和地之间，电容C3连接于芯片ADF4002的引脚CP和地之间，R3连接于芯片ADF4002的引脚CP和所述压控振荡器之间，电容C4连接于所述压控振荡器和地之间。
图4示出了本实用新型实施例二提供的音频播放器的时钟电路的结构示意图，与实施例一不同的是，所述时钟信号提供电路包括一晶振，所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接；另外，所述音频解码芯片的位时钟信号输出端BCLK与所述音频DAC芯片的位时钟信号输入端BCLK IN相连接。
图5示出了本实用新型实施例三提供的音频播放器的时钟电路的结构示意图，与实施例一不同的是，所述时钟信号提供电路包括第一晶振、第二晶振和时钟切换模块，所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接，所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接。
图6示出了本实用新型实施例四提供的音频播放器的时钟电路的结构示意图，与实施例一不同的是，所述时钟信号提供电路包括第一晶振、第二晶振、时钟切换模块和分频器，所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接，所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接，所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端BCLK IN相连接。
上述的音频播放器的时钟电路的工作原理如下：
采用音频晶振作为基准时钟，基准频率直接（或简单分频后）为DAC提供所需的时钟信号。这样的好处是时钟信号不经过额外的转化或电路，能保持尽可能低的抖动（jitter），因此能最大限度地提升DAC输出的音质。但是这种设计必须解决解码输出的I2S信号与DAC时钟信号同步的问题。本实用新型采用了锁相环电路，晶振时钟信号作为锁相环的基准参考时钟，所述音频解码芯片输出的I2S时钟信号作为锁相环的输入时钟。参考时钟和输入时钟分别经过R次和N次分频后，进入鉴频鉴相器进行比较，其差值脉冲经环路滤波器转化为电压信号输出至压控振荡器，压控振荡器输出的频率输出至解码芯片时钟输入端，作为解码芯片的系统时钟信号。当解码输出的I2S时钟与晶振基准频率不同步（过快或过慢）时，鉴频鉴相器输出的电压信号会发生变化，控制压控振荡器的输出频率（即系统时钟）反向变动（变慢或变快），从而达到控制解码输出的I2S时钟与晶振基准频率同步的目的，同时锁相环进入锁定状态。在锁定状态，解码芯片输出的I2S信号与基准时钟保持同步，所述音频DAC芯片就可以正常地工作。
与现有技术相比较，本实用新型的音频播放器的时钟电路中，所述音频DAC芯片直接采用所述时钟信号作为主时钟，并采用锁相环为所述音频解码芯片提供系统时钟，实现了所述音频解码芯片输出的I2S时钟与所述音频DAC芯片时钟的同步，有效地消除了I2S的时钟抖动，因此提升音频DAC芯片的输出音质。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。