柔性存储器辅助方案的制作方法

优先权要求

本专利申请要求于2017年9月19日提交的题为“柔性存储器辅助方案”的美国非临时申请号15/708,393的优先权，其转让给本申请的受让人并且在此明确通过引用并入本文。

本公开大体上涉及集成电路，更具体地涉及柔性存储器辅助方案以及包含该柔性存储器辅助方案的装置。

背景技术：

集成电路(或“芯片”)已经通过使得由数百万个晶体管、二极管、电阻器和电容器组成的复杂电路能够集成到半导体材料的芯片中而使电子工业发生革命性变化。集成还提供了其他益处，诸如批量制造。在单个半导体晶片上同时制造数百甚至数千个集成电路降低了成本，并且提高了最终产品的可靠性。

尽管集成电路具有制造上的益处，但是制造过程期间的过程变化可能会影响芯片的电参数，从而导致性能变化。从统计上讲，在半导体晶片上制造的大多数芯片将具有满足标称设计规格的电参数。然而，若干个芯片会偏离正常情况，其可能会导致芯片收得率降低。

存储器是在集成电路内实现的公共电路。静态随机存取存储器(sram)只是存储器的一个示例。sram是需要电源才能保留数据的存储器。与动态随机存取存储器(dram)不同，sram不需要定期刷新。与dram相比，sram还提供了更快的数据存取，从而使得sram对于许多集成电路应用而言是具有吸引力的选择。由于制造偏差，所以可能需要用于sram的存储器单元或位单元的读取辅助电路，以减少电源电压电平的较宽变化范围内的读取误差。

以往已经使用了不同的读取辅助技术。当设备操作电压在标称电压范围内操作时，这种技术允许读取存储器单元或位单元。然而，当读取辅助技术在特定设备操作电压下操作时，这种技术通常不能解决与读取误差有关的问题(例如，位在读取操作期间翻转状态或感测放大器未正确感测到位单元)。因而，需要新的技术和方法，该新的技术和方法提供用于存储器的读取辅助技术，以减少当处于特定设备操作电压时的读取误差。

技术实现要素：

以下给出一个或多个方面的简化概述，以便提供对这些方面的基本理解。该发明内容不是所有预期方面的详尽综述，并且既不旨在标识所有方面的关键元件或重要元件，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式给出一个或多个方面的一些概念作为稍后给出的具体实施方式的序言。

在本公开的一方面中，提供了一种方法、计算机可读介质、以及装置。该装置可以在辅助电路处于第一状态的同时将设备操作电压从第一电压改变为第二电压。该装置还可以将设备操作电压维持在第二电压达预先确定的时间。该装置可以将辅助电路从第一状态切换到第二状态。该装置可以在预先确定的时间之后将设备操作电压调整到第三电压，其中第二电压是第一电压和第三电压之间的电压电平。通过将设备操作电压从第一电压转变为第三电压，同时防止辅助电路进入特定读取辅助状态，装置可以降低当装置处于低功率模式或高功率模式时发生读取失败的可能性。进一步地，这样做时，装置的存储器可以在更大的电压范围内运转，其中读取失败的可能性得以降低。

为了实现前述和相关目的，一个或多个方面包括下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的几种方式，并且该描述旨在包括所有这些方面及其等同物。

附图说明

现在，参考附图，在具体实施方式中通过示例而非限制给出装置和方法的各个方面，其中

图1是图示了集成电路的示例的功能框图。

图2是图示了用于存储器的位单元的示例的示意图。

图3是图示了由位单元执行的读取操作的时序图。

图4是图示了集成电路的示例的功能框图。

图5是从使用读取辅助电路的设备的设计公差角度图示了读取误差的可能性的曲线图。

图6是图示了何时可能发生读取失败的示例的概念图。

图7是图示了由辅助电路执行的状态转变的概念图。

图8是图示了根据一方面的用于通过具有辅助电路的装置执行读取辅助的方法的流程图。

图9是图示了集成电路的一个示例的功能框图。

图10是图示了集成电路的示例的功能框图。

图11是图示了用于装置的硬件实现方式的示例的图。

具体实施方式

在下文中参考附图对本公开的各个方面进行更全面的描述。然而，本领域技术人员可以以许多不同的形式体现本公开，并且不应将其解释为限于本文中所呈现的任何特定结构或功能。相反，提供这些方面是为了使本公开是透彻和完整的，并且向本领域技术人员充分传达本公开的范围。基于本文中的教导，本领域的技术人员应当领会，本公开的范围旨在覆盖本公开的任何方面，无论是与本公开的任何其他方面独立还是组合实现。例如，可以使用本文中所阐述的任何数目的方面来实现装置或实践方法。另外，本公开的范围旨在覆盖使用除本公开的各个方面之外的其他结构、功能、或结构和功能来实践的这种装置或方法。应当理解，本文中所公开的本公开的任何方面可以由权利要求的一个或多个元件来体现。

尽管在本文中对特定方面进行了描述，但是这些方面的许多变化和置换都落入本公开的范围内。尽管提及了优选方面的一些益处和优点，但是本公开的范围并不旨在限于特定益处、用途或目的。相反，本公开的各方面旨在广泛地适用于不同的电路、技术、系统、网络和方法，其中一些在附图和以下描述中通过示例说明。具体实施方式和附图仅是对本公开的说明而非限制，本公开的范围由所附权利要求及其等同物限定。

在整个本公开中所描述的各种电路可以以各种形式的硬件来实现。通过示例的方式，这些电路中的任一电路(无论是单独还是组合)都可以实现为集成电路或者实现为集成电路的设计的一部分。集成电路可以是最终产品，诸如微处理器、数字信号处理器(dsp)、专用集成电路(asic)、可编程逻辑、存储器、或任何其他合适的集成电路。可替代地，集成电路可以与其他芯片、分立电路元件和/或其他部件集成在一起，作为中间产品(诸如母板)或最终产品的一部分。最终产品可以是包括集成电路的任何合适的产品，其例如包括蜂窝电话、个人数字助理(pda)、膝上型计算机、台式计算机(pc)、计算机外围设备、多介质设备、视频设备、音频设备、全球定位系统(gps)、无线传感器、物联网设备、或任何其他合适设备。

图1是图示了集成电路100的一个示例的功能框图。示出了集成电路100，其中控制电路102耦合到辅助电路104，该辅助电路104耦合到存储器106。控制电路102可以提供对辅助电路104的控制，并且还提供控制存储器106的其他功能，诸如字线(wl)地址解码、写入启用、输出启用等。控制电路102的示例可以包括处理器和/或被配置为向辅助电路104和/或存储器106提供控制信号的控制逻辑电路。辅助电路104可以在读取操作期间向存储器106提供辅助，以提供wl电压和位单元电源电压之间的增加的电压差，如下文所更详细的讨论的。存储器106的示例可以包括静态随机存取存储器(sram)。存储器106可以包括位单元阵列。该阵列可以按位单元的行和列布置。进一步地，存储器106可以包括支持电路108，其可以包括感测放大器110、预充电电路、地址解码器、读取多路复用器、写入驱动器、或用于执行读取操作和写入操作的任何其他电路。位单元的每个行具有字线(wl)(例如，wl<i>，wl<i+1>，wl<i+2>等)。两个互补位线可以附接到位单元的每个列。每个位单元具有由行和列的交点定义的唯一位置或地址。位单元的数目可以由多种因素来确定，这些因素包括存储器106的大小、存储器106的速度要求、布局和测试要求等。该阵列可以包括数千个位单元。

在以下具体实施方式中，结合诸如sram之类的存储器，在读取辅助电路的上下文中给出集成电路的各个方面。虽然这些方面可能非常适合于sram，但是本领域技术人员应当认识到，这些方面可以扩展到其他形式的硬件。通过示例的方式，在整个本公开中所提出的各个方面可以应用于对随机存取存储器(ram)、静态ram(sram)、双数据速率ram(ddram)、高速缓存、移位寄存器、寄存器文件、缓冲器、以及其他合适的存储器的读取辅助和/或写入辅助。因此，在理解这种概念可以具有范围广泛的应用的前提下，本公开中对存储器的任何引用仅旨在说明各种概念。

图2为图示了用于sram(例如，存储器106)的位单元200的一个示例的示意图。如所示出的，位单元200通过六晶体管(6t)配置实现。然而，本领域技术人员应当领会，位单元200可以通过其他晶体管配置来实现。结合由两个电压带表示的两个逻辑状态，对位单元200的操作进行描述：一个电压带接近电源电压vdd(也被称为设备操作电压)，而一个电压带接近可以接地的电源电压返回vss。术语“高”、“逻辑电平1”和“上拉”可以用于是指接近参考电源电压vdd的带。术语“低”、“逻辑电平0”和“下拉”可以用于是指接近电源电压返回vss的带。

示出了具有两个反相器222，224的位单元200。第一反相器222包括p沟道上拉晶体管212和n沟道下拉晶体管214。第二反相器224包括p沟道上拉晶体管216和n沟道下拉晶体管218。第一反相器222和第二反相器224互连以形成交叉耦合锁存器。第一n沟道存取晶体管210将锁存器耦合到第一位线bl-1a(或bl)，第二n沟道存取晶体管220将锁存器耦合到第二位线bl-1b(或blb)。n沟道存取晶体管210、220的栅极耦合到wl。在本文中所描述的实施例中，如上文关于图1所讨论的读取辅助信号可以控制sram并且例如可以是wl。

通过将位线bl-1a，bl-1b都预充电到逻辑电平1然后断言wl来发起读取操作。通过将wl设置为高来断言wl，从而启用两个存取晶体管210、220。在启用两个存取晶体管210、220的情况下，存储在第一反相器222的输出q处的值被传送到第一位线bl-1a，而存储在第二反相器224的输出q*处的值被传送到第二位线bl-1b。通过示例的方式，如果存储在输出q*处的值为逻辑电平0并且存储在输出q处的值为逻辑电平1，则第一位线bl-1a将保持处于其预充电状态，同时第二位线bl-1b通过晶体管218、220下拉。如果存储在输出q*处的值为逻辑电平1并且存储在输出q处的值为逻辑电平0，则第一位线bl-1a通过晶体管214、210下拉，同时第二位线bl-1b将保持处于其预充电状态。无论哪种方式，位线bl-1a，bl-1b都被提供给感测放大器(例如，110)，该感测放大器感测哪条线具有较高电压以确定位单元200的状态。

当字线wl没有被断言时(例如，逻辑电平0)，存取晶体管210、220将位线bl-1a、bl-1b与两个反相器222、224断开。位单元200的输出状态通过两个反相器222、224之间的交叉耦合来维持。

在一些情况下，发生读取操作时可能会发生读取误差。读取误差的示例可能包括未被感测放大器正确感测到的位单元。如上文所描述的，感测放大器(例如，110)在读取操作期间基于位线上的电压来确定位单元的状态。详细地，感测放大器放大位线之间的电压差的裕度，并且将该电压放大到正常逻辑电平。电压差的裕度通常称为感测裕度。然而，在一些情况下，感测裕度可以保持很小，并且感测放大器可能无法确定位单元的正确状态(例如，由于感测放大器的偏移电压)，这会导致读取误差。例如，如果bl-1a上的电压处于逻辑电平1，而bl-1b上的电压处于逻辑电平1减去感测放大器电压偏移，则会发生读取误差。当位线中的一条位线具有来自被启用的wl的残余电压时，可能发生与感测裕度有关的读取误差。

读取误差的另一示例可以包括读取稳定性误差，例如，在读取操作期间，位单元内的位的翻转状态。结合图3对读取稳定性误差的示例进行描述。图3是图示了读取操作期间，在位单元200上执行的读取稳定性的时序图300。以存储在输出q*处的值为逻辑电平1和存储在输出q处的值为逻辑电平0为例，当通过将wl设置为高来断言wl时，输出q上的电压可能会增加，同时输出q*上的电压可能会减小，如图310所示。当感测放大器感测到存储在输出q和q*处的正确电压时，读取操作成功。然而，在一些实例中，位单元可能不稳定，并且如图320所示，输出q上的电压可能会增加，或输出q*可能减小超过阈值，导致存储的位翻转状态，从而导致读取失败。换句话说，当wl被启用时，较高的vdd导致施加到q的电荷增加，如果启用wl足够长的时间，则该电荷增加可能导致位单元翻转状态。读取操作期间的稳定性问题可能由于位单元中晶体管的电特性导致，或者同一列内的多个单元同时被激活并且耦合到位线。随着位单元使用的晶体管尺寸越来越小，读取稳定性问题的风险也随之增加。

如下文所描述的，为了减少读取失败，辅助电路(例如，辅助电路104)可以用于生成wl电压和位单元电源电压之间的增大的电压差。通过将位单元电源电压维持高于wl电压，不能通过位线上的电压对反相器222，224进行过度供电，从而减少了读取失败的发生。

图4是图示了集成电路400的一个示例的功能框图。集成电路400可以是图1的集成电路100的示例。集成电路400可以包括控制电路402，该控制电路402耦合到辅助电路404，该辅助电路404耦合到存储器106。控制电路402可以向辅助电路404提供控制逻辑，并且还提供用于控制存储器106的其他功能，诸如解码wl、写入启用、输出启用等。控制电路402的示例可以包括控制电路102。

辅助电路404可以包括wl驱动器410，其被配置为从存储器106中的位单元阵列接收对应于位单元的地址选择信号。wl驱动器410的输出可以在线450处耦合到存储器106的wl。当启用时，wl驱动器410可以输出设备电源电压vdd，该设备电源电压vdd与位单元电源线的电压相同。为了降低wl电压电平，辅助电路404还可以包括连接到线450的下拉电路420。下拉电路412可以包括多个下拉晶体管422_1至422_n，其中n可以是任意整数。下拉晶体管422_1至422_n中的每个下拉晶体管可以由控制电路402单独启用以下拉由wl驱动器410输出的电压。下拉晶体管422_1至422_n中的每个下拉晶体管可以是n沟道晶体管。然而，本领域技术人员应当容易领会，下拉晶体管422_1至422_n可以通过诸如p沟道晶体管或n沟道晶体管和p沟道晶体管的任意组合之类的其他晶体管配置来实现。

当通过控制电路402启用下拉晶体管(例如，下拉晶体管422_1至422_n中的任一下拉晶体管)时，下拉晶体管可以将线450上的电压(即，wl电压)降低或下拉一预先确定的电压。预先确定的量可以基于下拉晶体管的相应尺寸。随着越来越多的下拉晶体管422_1至422_n被启用，线450上的电压从vdd减小一较大的电压量。例如，如果启用一个下拉晶体管，则线450上的电压可以从vdd减小0.5v，而如果启用三个下拉晶体管，则线450上的电压可以从vdd减小1.5v。因为线450上的电压减小到比位单元电源电压(例如，vdd)低的电压，所以辅助电路404可以减少读取失败的发生。在示例中，下拉晶体管422_1至422_n中的每个下拉晶体管可以显著小于wl驱动器410所使用的晶体管。例如，下拉晶体管422_1至422_n中的每个下拉晶体管的尺寸可以为finfet设备的2个鳍片，而wl驱动器410所使用的晶体管的尺寸可以为42个鳍片。当降低线450上的电压时，wl驱动器410和下拉晶体管422_1至422_n之间的尺寸差异可以允许电压分辨率更精细。

虽然辅助电路406可以针对大多数读取操作减少集成电路400中的读取失败，但是当读取误差仍然发生时，依然存在某些实例。例如，随着存储器位单元的尺寸减小，高操作电压或最大操作电压(例如，vdd_max)会随之减小。然而，更高的vdd实现性能更高的存储器。附加地，为了在设备不需要最大性能时节省功率，存储器可以以低操作功率或最小操作功率(例如，vdd_min)来操作以减少泄漏电流。当存储器阵列从高性能模式切换到低性能模式并且在切换期间保持操作性时，让存储器辅助设备处于固定状态可能会导致读取误差。因此，需要能够在vdd转变期间将读取辅助电路从一种状态转变为另一种状态。

图5是从使用读取辅助电路的设备的设计公差角度图示了读取误差的可能性的曲线图500。如图5所示，设备的设备操作电压502可以介于操作极限vdd_min和vdd_max之间。当在vdd_min和vdd_max内操作时，以下两个因素可能会导致读取误差：存储器的感测裕度以及读取稳定性裕度。为了减少由这两个因素导致的读取误差的可能性，可能要求该设备以高于产品收得率504操作。在vdd_min和vdd_max之间操作时，辅助电路可以被配置为在默认读取辅助状态或强读取辅助状态下操作。当wl电压和位单元电源电压之间的电压差大于第一预先确定的电压时，辅助电路可以处于强读取辅助状态。例如，参考图4的示例，当所有下拉晶体管422_1至422_n被启用使得线450上的电压比vdd低1.5v时，辅助电路404可以处于强读取辅助状态。当wl电压与位单元电源电压之间的电压差大于0且小于第一预先确定的电压时，辅助电路可以处于默认读取辅助状态。例如，参考图4的示例，当仅下拉晶体管422_1至422_n中的一个下拉晶体管被启用使得线450上的电压比vdd低0.5v时，辅助电路404可以处于默认读取辅助状态。如曲线图500所示，在默认读取辅助状态或强读取辅助状态下，设备的感测裕度随着操作电压502的增加而趋于线性增加。然而，当辅助电路被配置为处于默认读取辅助状态并且设备操作电压502等于或接近vdd_min时，感测裕度低于产品收得率504。相比之下，在默认读取辅助状态或强读取辅助状态下，设备的读取稳定性裕度随着设备操作电压502的增加而趋于增加，直到达到预先确定的操作电压为止，此后读取稳定性裕度减少。虽然读取稳定性裕度趋于保持高于产品收得率504，但是当辅助电路被布置为处于默认读取辅助状态时，当设备操作电压502等于或接近vdd_max时，感测裕度可能下降至低于产品收得率504。这意味着随着vdd接近vdd_min，感测裕度由于感测放大器偏移电压而减小(即，减少的vdd意味着由感测放大器感测的电压差可以被感测放大器偏移电压掩蔽)。进一步地，随着vdd从vdd_min增加到vdd_max，读取稳定性达到峰值，但随后由于位单元线中电流增加的影响而下降，该影响可能会使位单元的状态发生翻转。

图6是图示了何时可能发生读取失败的示例的概念图600。图6总结了上述两个因素。如所示出的，(a)当辅助电路处于强读取辅助状态并且设备正在以等于或接近下操作极限的设备操作电压vdd(即，介于vdd_min至vdd_min+y之间的设备操作电压)操作时，或(b)当辅助电路处于默认读取辅助状态并且设备正在以等于或接近上操作极限的设备操作电压vdd(即，介于vdd_max–z至vdd_max之间的设备操作电压)操作时，读取失败可能发生。也就是说，设计公差为vdd+/-x(例如，vdd_max和vdd_min)，并且当设备操作电压在设计公差中的一个设计公差的y伏特(例如，vdd_min)和其他设计公差的z伏特(例如，vdd_max)的范围内时，依据辅助电路的状态，更可能发生读取误差。然而，如图5所示，存在一定vdd范围，在该vdd范围内，两个读取辅助状态(例如，强读取辅助状态和默认读取辅助状态)都不会引入读取误差。因此，为了在低vdd下操作时增加存储器的操作电压vdd范围，读取辅助可以在第一状态下操作，而在高vdd下操作时，读取辅助可以在第二状态下操作。进一步地，当从低vdd(例如，低性能模式)转变到高vdd(例如，高性能模式)时，vdd在读取辅助状态之间转变之前转变为对两个读取辅助状态都工作的电压。

因而，本公开提供了一种当辅助电路处于强读取辅助状态并且设备操作电压vdd在从vdd_min至vdd_min+y的第一电压范围内时可以减少读取失败并且当设备操作电压vdd在从vdd_max–z至vdd_max的第二电压范围内时防止辅助电路处于默认读取辅助状态的可能性的技术。图表650示出了该技术的图示，该图表650图示了基于辅助电路的状态如何避免更可能发生读取误差的第一电压范围和第二电压范围。如图表650所示，当执行设备操作电压的改变时，设备执行该技术。例如，当设备从低功率模式转变为高功率模式时，可以使用该技术，反之亦然。作为另一示例，当设备的应用从在前台运行转变为在后台运行时，可以使用该技术，反之亦然。使用该技术，引入了中间或中值电压电平vdd_mid以帮助转变。如上文所讨论的，中值电压vdd_mid可以是两个辅助状态都不具有增加的读取失败率的电压。进一步地，设备可能具有必须从一个读取辅助状态转变为另一读取辅助状态的许多存储器阵列。为了减少时序问题，vdd可以在将控制信号传播到所有存储器阵列所需的一时间段内维持在vdd_mid。在示例中，在设备操作电压从vdd_max降低到vdd_mid(1a)的同时，设备可以维持辅助电路的强读取辅助状态。然后，该设备可以将设备操作电压维持在vdd_mid达预先确定的时间，然后将辅助电路的状态切换到默认辅助状态(2a)。在切换了辅助电路的状态之后，设备可以将设备操作电压降低到vdd_min(3a)。如图表650所示，当从低操作电压(例如，vdd_min)转变为高操作电压(vdd_max)时，可以反过来使用该技术，如1b，2b和3b所示。

图7是图示了根据一方面的由辅助电路执行的状态转变的概念图700。如图7所示，当在改变设备操作电压702的同时使用本公开的技术时，因为辅助电路没有被配置为当以低操作极限(例如，vdd_min)操作时处于强读取辅助状态，所以感测裕度得以提高(即，保持高于产品收得率)，并且因为辅助电路没有被配置为以高操作极限(例如，vdd_max)操作时处于默认读取辅助状态，所以可以提高读取稳定性裕度，并且因为转变发生在中值操作电压处，所以可以减少总读取误差，该中值操作电压不会增加任一读取辅助状态的读取误差率。

图8是图示了根据一方面的用于由具有辅助电路的装置执行读取辅助的方法的流程图800。在802处，该装置可以在辅助电路处于第一状态的同时将设备操作电压从第一电压转变为第二电压。例如，该装置可以从高性能模式切换到低性能模式，反之亦然。设备操作电压可以使用电压轨、多个电源或电压调节器从第一电压改变为第二电压，以调整设备操作电压。在一些方面中，设备操作电压可以提供给wl驱动器以为存储器的wl供电(例如，wl驱动器410的vdd)，和/或提供给位单元，以为位单元中的反相器供电(例如，位单元反相器222、224的vdd)。第一电压可以与设备以其操作的当前操作电压相关联。例如，当在正常性能模式下操作时，当前设备操作电压可以为vdd_min(例如，0.8v)，或者在性能模式下操作时，当前设备操作电压可以为vdd_max(例如，1.2v)。例如，该装置或该装置上的应用当前可能正在以vdd_max操作，但是当对存储器的存取不太频繁时(诸如当装置置于低功耗模式时或该应用从在前台运行转变为在后台运行时)，正在转变为vdd_min。作为另一示例，该装置或该装置上的应用可能正在以vdd_min操作，并且当对存储器的存取频繁时(诸如当装置转变为高计算负荷或者应用从后台运行转变为在前台运行时)，正在转变为vdd_max。进一步地，在一些方面中，第二电压可以对应于提供辅助电路的最大读取稳定性裕度和稳定感测裕度的中间电压。换句话说，第二电压是其中辅助电路在任一辅助模式下具有低读取失败可能性的电压。例如，第二电压可以是1.0v的中间电压。进一步地，辅助电路的状态(例如，第一状态和第二状态)对应于辅助电路的部件(例如，下拉晶体管或电压开关)的布置，以在wl电压和存储器的位单元电压之间产生电压差，其中位单元电压大于wl电压。例如，当辅助电路处于第一状态时，辅助电路的部件可以被布置为在wl电压和位单元电压之间产生第一电压差，而当辅助电路处于第二状态时，辅助电路的部件可以被布置为产生不同于第一电压差的第二电压差。第一状态的示例可以包括：辅助电路404的下拉晶体管422_1至422_n被布置为使得下拉晶体管422_1至422_n中的仅一个下拉晶体管被启用以将线450上的wl下拉0.1v(即，wl电压和位单元电压之间的电压差为0.5v)，第二状态的示例可以包括：所有下拉晶体管422_1至422_n被启用以将线450上的wl下拉0.2v(即，wl电压和位单元电压之间的电压差为0.2v)。

在804处，该装置可以将设备操作电压维持在第二电压达预先确定的时间。在示例中，该装置可以包括计数器，该计数器每…递减并且在预先确定的时间达到零。在一些示例中，预先确定的时间量可以是固定时间(例如，100ms)。在一些示例中，预先确定的时间量可以是延迟时间或控制电路(例如，402)提供状态控制信号以控制辅助电路以将辅助电路的部件从第一布置改变为第二布置所需的时间量。

在806处，装置可以将辅助电路从第一状态切换到第二状态。通过配置辅助电路的部件以改变wl电压和位单元电压之间的当前电压差，辅助电路可以从第一状态切换到第二状态。例如，辅助电路的下拉晶体管可以被配置为被启用/禁用以减少或增加wl上的电压量，从而改变wl电压和位单元电压之间的电压差。在另一示例中，电压驱动器可以被配置为向wl或位单元的反相器提供电压差，从而产生电压差。

在808处，该装置可以在预先确定的时间之后将设备操作电压从第二电压调整到第三电压，其中第二电压是第一电压和第三电压之间的电压电平。设备操作电压可以使用电压轨、多个电源、或电压调节器从第二电压改变为第三电压，以调整设备操作电压。作为示例，依据装置是否从低功率模式转变为高功率模式，反之亦然，设备操作电压可以从vdd_mid(例如，1.0v)分别转变为vdd_max(例如，1.2v)或vdd_min(0.8v)之一。

通过将设备操作电压从第一电压转变为第三电压，同时防止辅助电路进入特定读取辅助状态，该装置可以降低当装置处于低功率模式或高功率模式并且转变为其他功率模式时发生读取失败的可能性。进一步地，这样做时，装置的存储器可以在更大的电压范围内运转，其中读取失败的可能性得以降低。

现在，关于集成电路400提供实现流程图800的方法的示例。在第一示例中，装置或装置上的应用可能正在从高功率模式(例如，高计算负荷)转变为低功耗模式。在该示例中，设备操作电压vdd正在从最大设备操作电压vdd_max(例如，1.2v)转变为最小设备操作电压vdd_min(例如，0.8v)。设备操作电压可以供应给wl驱动器410和位单元(例如，图2的位单元200的反相器222、224)。进一步地，辅助电路404处于强读取辅助状态。在该示例中，强读取辅助状态可以是其中所有下拉晶体管422_1至422_n被启用从而导致线450上的wl电压的电压减小第一预先确定的量的状态，该第一预先确定的量大于第二预先确定的量。例如，如果当所有下拉晶体管422_1至422_n被启用时wl电压减小了0.2v，则当前wl电压为1.0v(vdd_max–第一预先确定的量)。

为了将设备操作电压转变为低功率模式，控制电路402可以在辅助电路404保持处于强读取辅助状态的同时将设备操作电压从vdd_max减小到中值电压vdd_mid(例如，1.0v)(802)。控制电路402可以将设备操作电压维持在vdd_mid达预先确定的时间量(804)。在一些示例中，预先确定的时间量可以是由控制电路402预先确定的固定时间。在一些示例中，预先确定的时间量可以是控制电路402向下拉晶体管422_1至422_n提供状态控制信号并且禁用除了一个下拉晶体管以外的所有下拉晶体管422_1至422_n所需的时间量。在预先确定的时间量之后，控制电路402可以将辅助电路404从强读取辅助状态切换到默认读取辅助状态(806)。在该示例中，默认读取辅助状态可以是其中下拉晶体管422_1至422_n中的一个下拉晶体管被启用从而使得线450上的wl电压的电压减小第二预先确定的量的状态。例如，如果当下拉晶体管422_1至422_n中的一个下拉晶体管被启用时wl电压减小了0.1v，则当前wl电压为1.1v(vdd_max–第二预先确定的量)。

一旦辅助电路406具有切换状态，控制电路402就可以将设备操作电压从vdd_mid(例如，1.0v)降低到vdd_min(例如，0.8v)，同时辅助电路404保持处于默认读取辅助状态(808)。

在第二示例中，设备或该设备上的应用可以处于低功率模式并且正在转变为高功率模式(例如，高计算负荷)。在该示例中，设备操作电压从vdd_min(例如，0.8v)转变为vdd_max(例如，1.2v)。设备操作电压可以供应给wl驱动器410以及位单元222、224。进一步地，辅助电路404处于默认读取辅助状态。在该示例中，默认读取辅助状态可以是其中下拉晶体管422_1至422_n中的一个下拉晶体管被启用从而使线450上的wl电压的电压减小第二预先确定的量的状态。例如，如果当下拉晶体管422_1至422_n中的一个下拉晶体管被启用时wl电压减小了0.1v，则当前wl电压为0.7v(vdd_min–第二预先确定的量)。

为了转变为高功率模式，在辅助电路404保持处于默认读取辅助状态的同时，控制电路402可以将设备操作电压从vdd_min增加到中值电压vdd_mid(例如，1.0v)。控制电路402可以将设备操作电压维持在vdd_mid达预先确定的时间量(804)。在一些示例中，预先确定的时间量可以是由控制电路402预先确定的固定时间。在一些示例中，预先确定的时间量可以是控制电路提供状态控制信号用于控制下拉晶体管422_1至422_n所需的时间量。在预先确定的时间量之后，控制电路402可以将辅助电路404从默认读取辅助状态切换到强读取辅助状态(806)。在该示例中，强读取辅助状态可以是其中所有下拉晶体管422_1至422_n被启用从而使线450上的wl电压的电压减小第一预先确定的量的状态。例如，如果在所有下拉晶体管422_1至422_n被启用时wl电压减小了0.2v，则当前wl电压为0.8v(vdd_mid–第一预先确定的量)。

一旦辅助电路406切换了状态，控制电路402就可以将设备操作电压从vdd_mid(例如，1.0v)增加到vdd_max(例如，1.2v)，同时辅助电路404保持处于强读取辅助状态(808)。

虽然已经将读取辅助状态(即，强读取辅助状态和默认读取辅助状态)的示例描述为包括下拉晶体管422_1至422_n的特定布置，但是本公开不限于这些示例，并且本领域技术人员应当容易领会，可以采用更多或更少的转变状态、电压电平和/或辅助状态。

进一步地，虽然使用下拉晶体管方案对辅助电路404进行了说明，但是本领域技术人员应当容易领会，本公开不限于这种辅助电路。其他辅助电路可以受益于上文所描述的控制方案，下文对该控制方案的示例进行描述。

图9是图示了集成电路900的一个示例的功能框图。集成电路900可以是图1的集成电路100的示例。集成电路900可以包括控制电路902，该控制电路902耦合到辅助电路604，该辅助电路604耦合到存储器106。控制电路902可以向辅助电路904提供控制逻辑，并且还提供用于控制存储器106的其他功能，诸如解码字线(wl)、写入启用、输出启用等。控制电路902的示例可以包括控制电路102。

辅助电路904可以包括wl驱动器910，其被配置为从存储器106中的位单元阵列接收对应于位单元的地址选择信号。wl驱动器910的输出可以在线950处耦合到存储器106的wl。辅助电路904还可以包括电压电平电路920，其向wl驱动器910提供电压。电压电平电路920可以包括多个开关922_1至922_k，其中k为任何整数。在示例中，多个开关922_1至922_k可以是n沟道晶体管或p沟道晶体管。电压电平电路920可以由控制电路902控制。例如，控制电路902可以被配置为向电压电平电路920发送控制信号以选择特定vdd电平，或者控制电路902可以被配置为将启用特定vdd电平的值写入寄存器。

多个开关922_1至922_k中的每个开关可以耦合到不同的电压(例如，vdd-1至vdd-k)。可以一次启用多个开关922_1至922_k中的一个开关。来自被启用的开关的电压可以被提供给wl驱动器910，因此可以是线950上的wl电压。电压vdd-1至vdd-k可以由集成电路900外部的多个电源提供。进一步地，电压vdd-1至vdd-k中的每个电压可以等于设备操作电压vdd–预先确定的电压减小。例如，如果vdd为1.2v并且每个电压减小为0.1v，则vdd-1可以为1.1v，vdd-2可以为1.0v，vdd-3可以为0.9v等等。然而，虽然该示例示出了每个电压(例如，vdd-1至vdd-k)减小固定的电压量(例如，0.1v)，但是本领域技术人员应当容易领会，本申请的各方面不限于固定的递减量，取而代之的可能是电压vdd-1至vdd-k中的每个电压之间的任何电压减小。

现在，关于集成电路900提供实现流程图800的方法的示例。在这些示例中，辅助电路904可以被配置为处于强读取辅助状态和默认读取辅助状态，其中强读取辅助状态可以是其中多个开关922_1至922_k中的一个开关被启用以向wl驱动器910提供第一预先确定的电压的状态，其中第一预先确定的电压小于第二预先确定的电压，该第二预先确定的电压小于vdd；并且其中默认读取辅助状态可以是多个开关922_1至922_k中的另一开关被启用以提供第二预先确定的电压的状态。为了简单起见，该示例将vdd-k称为提供第一预先确定的电压具有低于vdd0.2v的第k个电压减小，而vdd-1称为提供第二预先确定的电压具有低于vdd0.1v的第一电压减小。

在第一示例中，设备或该设备上的应用可能正在从高功率模式(例如，高计算负荷)转换变到低功率模式。在该示例中，设备操作电压vdd从vdd_max(例如，1.2v)转变为vdd_min(例如，0.8v)。设备操作电压vdd可以供应给位单元222、224。进一步地，辅助电路904被配置为处于强读取辅助状态。因此，在此示例中，当开关922_k被启用时，线950上的当前wl电压为1.0v(vdd_max–第k个电压减小)。

为了将设备操作电压转变为低功率模式，在辅助电路904保持处于强读取辅助状态的同时，控制电路902可以将设备操作电压从vdd_max降低到中值电压vdd_mid(例如，4.0v)。控制电路902可以将设备操作电压维持在vdd_mid达预先确定的时间量(804)。在一些示例中，预先确定的时间量可以是由控制电路902预先确定的固定时间。在一些示例中，预先确定的时间量可以是控制电路提供状态控制信号用于控制多个开关922_1至922_k以禁用除了一个开关之外的所有多个开关922_1至922_k所需的时间量。在预先确定的时间量之后，控制电路902可以将辅助电路904从强读取辅助状态切换到默认读取辅助状态(806)。因此，在该示例中，当开关922_1被启用时，线950上的当前wl电压为3.5v(即，vdd_mid–第一电压减小)。一旦辅助电路904切换了状态，控制电路902就可以将设备操作电压从vdd_mid(例如，1.0v)降低到vdd_min(例如，0.8v)，同时辅助电路904保持处于默认读取辅助状态(808)。

在第二示例中，设备或该设备上的应用可以处于低功率模式并且正在转变为高功率模式(例如，高计算负荷)。在该示例中，设备操作电压vdd正在从vdd_min(例如，0.8v)转变为vdd_max(例如，1.2v)。设备操作电压可以供应给位单元222、224。进一步地，辅助电路904处于默认读取辅助状态。因此，在该示例中，当启用开关922_1时，线950上的当前wl电压为0.7v(vdd_min–第一电压减小)。

为了将设备操作电压转变为高功率模式，在辅助电路904保持处于默认读取辅助状态的同时，控制电路902可以将设备操作电压从vdd_min增加到中值电压vdd_mid(例如，4.0v)。控制电路902可以将设备操作电压维持在vdd_mid达预先确定的时间量(804)。在一些示例中，预先确定的时间量可以是由控制电路902预先确定的固定时间。在一些示例中，预先确定的时间量可以是控制电路902用于控制多个开关922_1至922_k所需的时间量。在预先确定的时间量之后，控制电路902可以将辅助电路904从默认读取辅助状态切换到强读取辅助状态(806)。因此，在该示例中，开关922_k被启用，从而使线950上的当前wl电压为2.5v(即，vdd_mid–第k个电压减小)。一旦读取辅助电路904切换了状态，则控制电路902可以在辅助电路904保持处于强读取辅助状态的同时将设备操作电压从vdd_mid(例如，1.0v)增加到vdd_max(例如，1.2v)(808)。

虽然与图4和图9有关的先前示例描述了读取辅助方案，其中与提供给位单元222、224的设备操作电压vdd相比，wl电压得以降低，但是本申请的各个方面不限于该读取辅助方案，并且可以包括读取辅助方案，该读取辅助方案与wl电压相比，提高了位单元电压。

图10是图示了集成电路1000的示例的功能框图。集成电路1000可以是图1的集成电路100的示例。集成电路1000可以包括控制电路1002，该控制电路1002耦合到wl驱动器1010，该wl驱动器1010耦合到存储器1006。如图10所示，控制电路1002还可以耦合到辅助电路1020。控制电路1002可以向wl驱动器1010提供控制逻辑，并且还提供用于控制存储器1006的其他功能，诸如解码字线(wl)、写入启用、输出启用等。控制电路1002的示例可以包括控制电路102或处理器和/或控制逻辑电路，其被配置为向辅助电路1004和/或存储器1006提供控制信号。存储器1006可以包括静态随机存取存储器(sram)。存储器1006可以包括位单元阵列，其中该阵列按位单元的行和列布置，如上文关于图1的存储器106所讨论的。然而，如下文所描述的，存储器1006的vdd可以由辅助电路1020控制。

wl驱动器1010可以被配置为从存储器1006中的位单元阵列接收对应于位单元(例如，1030)的地址选择信号。wl驱动器1010的输出可以在线1050处耦合到存储器1006的wl。

辅助电路1020可以包括多个开关1022_1至1022_m，其中m为任何整数。在示例中，多个开关1022_1至1022_m可以是n沟道晶体管或p沟道晶体管。多个开关1022_1至1022_m中的每个开关都可以由控制电路1002控制。例如，控制电路1002可以被配置为将控制信号传输到辅助电路1020以选择特定vdd电平，或者控制电路1002可以被配置为将启用特定vdd电平的值写入寄存器。多个开关1022_1至1022_m中的每个开关可以耦合到不同的电压(例如，vdd+1至vdd+m)。可以一次启用多个开关1022_1至1022_m中的一个开关。可以向位单元1030的vdd_bitcell提供来自被启用的开关的电压。该电压可以将位单元电压升高到高于vdd和wl电压。电压vdd+1至vdd+m可以由集成电路1000外部的多个电源提供。进一步地，电压vdd+1至vdd+m中的每个可以等于设备操作电压vdd+预先确定的电压增加。例如，如果vdd为1.2v并且每个电压增加为0.1v，则电压vdd+1可以为5.1v(vdd+第一电压增加)，电压vdd+2可以为5.2v(vdd+第二电压增加)等等。然而，虽然该示例示出了每个电压(例如，vdd+1至vdd+m)增加了固定的电压量(例如，0.1v)，但是本领域技术人员应当容易领会，本申请不限于固定的增加量，取而代之的可能是电压vdd+1至vdd+m中的每个之间的任何电压增加。

现在，关于集成电路1000提供实现流程图800的方法的示例。在这些示例中，辅助电路1020可以被配置为处于强读取辅助状态和默认读取辅助状态，其中强读取辅助状态可以是其中多个开关1022_1至1022_m中的第一开关被启用以向位单元1030提供第一预先确定的电压的状态，其中第一预先确定的电压大于第二预先确定的电压，第二预先确定的电压大于vdd；并且其中默认读取辅助状态可以是其中多个开关1022_1至1022_m中的第二开关被启用以提供第二预先确定的电压的状态。为了简单起见，该示例将vdd+m称为提供第一预先确定的电压具有高于vdd0.2v的第m个电压增加，而vdd+1称为提供第二预先确定的电压具有高于vdd0.1v的第一电压增加vdd。

在第一示例中，设备或该设备上的应用可能正在从高功率模式(例如，高计算负荷)转变为低功率模式。在该示例中，设备操作电压vdd从vdd_max(例如，1.2v)转变为vdd_min(例如，0.8v)。设备操作电压可以供应给wl驱动器1010。进一步地，辅助电路1020处于强读取辅助状态。因此，在该示例中，当开关1022_m被启用时，当前位单元电压vdd_bitcell为1.4v(vdd_max+第m个电压增加)，同时wl电压为1.2v(vdd_max)。

为了转变为较低功率模式，在辅助电路1020保持处于强读取辅助状态的同时(802)，控制电路1002可以将设备操作电压从vdd_max降低到vdd_mid(例如，1.0v)。控制电路1002可以将设备操作电压维持在vdd_mid达预先确定的时间量(804)。在一些示例中，预先确定的时间量可以是由控制电路1002预先确定的固定时间。在一些示例中，预先确定的时间量可以是控制电路1002用于控制多个开关1022_1至1022_m所需的时间量。在预先确定的时间量之后，控制电路1002可以将辅助电路1020从强读取辅助状态切换到默认读取辅助状态(806)。因此，在该示例中，当开关1022_1被启用时，当前位单元电压vdd_bitcell为1.1v(vdd_mid+第一电压增加)，同时wl电压为1.0v(vdd_mid)。一旦已经切换了读取辅助电路1020，则控制电路1002可以将设备操作电压从vdd_mid(例如，1.0v)降低到vdd_min(例如，0.8v)，同时辅助电路1020保持处于默认读取辅助状态(808)。

在第二示例中，设备或该设备上的应用可以处于低功率模式并且正在转变为高功率模式(例如，高计算负荷)。在该示例中，设备操作电压从vdd_min(例如，0.8v)转变为vdd_max(例如，1.2v)。设备操作电压可以供应给wl驱动器1010。进一步地，辅助电路1020处于默认读取辅助状态。因此，在该示例中，当开关1022_1被启用时，当前位单元电压vdd_bitcell为0.9v(vdd_min+第一电压增加)，同时wl电压为0.8v(vdd_min)。

为了将设备操作电压转变为高功率模式，在辅助电路1020保持处于默认读取辅助状态的同时，控制电路1002可以将设备操作电压从vdd_min增加到vdd_mid(例如，1.0v)。控制电路1002可以将设备操作电压维持在vdd_mid达预先确定的时间量(704)。在一些示例中，预先确定的时间量可以是由控制电路1002预先确定的固定时间。在一些示例中，预先确定的时间量可以是控制电路1002用于控制多个开关1022_1至1022_m所需的时间量。在预先确定的时间量之后，控制电路1002可以将辅助电路1020从默认读取辅助状态切换到强读取辅助状态(806)。因此，在该示例中，当开关1022_m被启用时，当前位单元电压vdd_bitcell为1.2v(vdd_mid+第m个电压增加)，而wl电压为1.0v(vdd_mid)。一旦切换了辅助电路1020，控制电路1002就可以在辅助电路1020保持处于强读取辅助状态的同时将设备操作电压从vdd_mid(例如，1.0v)增加到vdd_max(例如，1.2v)(808)。

图11是图示了采用处理系统1114的装置1102的硬件实现方式的示例的图1100。处理系统1114可以通过总线体系架构来实现，该总线体系架构一般由总线1124表示。依据处理系统1114的特定应用和总体设计约束，总线1124可以包括任意数目的互连总线和桥。总线1124将包括由处理器1104、辅助部件1105和计算机可读介质/存储器1106表示的一个或多个处理器和/或硬件部件的各种电路链接在一起。总线1124还可以链接各种其他电路(诸如定时源、外围设备、电压调节器、以及电源管理电路)，它们在本领域中是众所周知的，因此不再赘述。

处理系统1114可以耦合到收发器1110。收发器1110可以耦合到一个或多个天线1120。收发器1110可以提供用于通过传输介质与各种其他装置通信的器件。收发器1110可以从一个或多个天线1120接收信号，从接收的信号中提取信息，并且可以将提取的信息提供给处理系统1114。另外，收发器1110从处理系统1114接收信息，并且基于接收的信息来生成要施加到一个或多个天线1120的信号。处理系统1114包括处理器1104，其耦合到计算机可读介质/存储器1106。处理器1104负责一般处理，其包括执行存储在计算机可读介质/存储器1106上的软件。当由处理器1104执行时，该软件使处理系统1114对任何特定装置执行上述各种功能。计算机可读介质/存储器1106还可以用于存储在执行软件时由处理器1104操纵的数据。处理系统1114还可以包括辅助部件1105。辅助部件1105可以在读取操作期间向存储器1106提供辅助。辅助部件1105的示例可以包括辅助电路104、404、904或1020。作为另一示例，辅助部件1105可以是在处理器1104中运行的软件部件、驻留/存储在计算机可读介质/存储器1106中的软件部件、耦合到处理器1104的一个或多个硬件部件，或其某个组合。装置1102可以包括集成电路100。装置1102的示例可以包括蜂窝电话、个人数字助理(pda)、膝上型计算机、台式计算机(pc)、计算机外围设备、多介质设备、视频设备、音频设备、全球定位系统(gps)、无线传感器、或任何其他合适设备。

在一个配置中，装置1102包括用于在装置的辅助电路处于第一状态的同时将设备操作电压从第一电压改变为第二电压的器件。装置1102还可以包括用于将设备操作电压维持在第二电压达预先确定的时间的器件。装置1102还可以包括用于将辅助电路从第一状态切换到第二状态的器件。该装置可以包括用于在预先确定的时间之后将设备操作电压调整到第三电压的器件，其中第二电压是在第一电压和第三电压之间的电压电平。前述器件可以是装置1102和/或该装置1102的处理系统1114的前述部件中的一个或多个部件，其被配置为执行由前述器件所陈述的功能。

本公开的各方面进一步涉及一种装置，诸如蜂窝电话、个人数字助理(pda)、膝上型计算机、台式计算机(pc)、计算机外围设备、多介质设备、视频设备、音频设备、全球定位系统(gps)、无线传感器、或物联网设备，该物联网设备包括处理器1104、辅助部件1105和存储器1106。

提供本公开的各个方面以使本领域的普通技术人员能够实践本公开的各个方面。对于本领域技术人员而言，在整个本公开中给出的示例性实施例的各种修改对于本领域技术人员而言是显而易见的，并且本文中所公开的概念可以扩展到其他磁存储设备。因此，权利要求书不旨在限于本公开的各个方面，而是应当被赋予与权利要求书的语言一致的全部范围。本领域普通技术人员目前已知或以后得知的在整个本公开中所描述的示例性实施例的各个部件的所有结构等同物和功能等同物均通过引用明确并入本文，并且旨在由权利要求书涵盖。无论这种公开内容是否在权利要求书中进行明确陈述，本文中所公开的任何内容都不旨在奉献于公众。根据35u.s.c.§112(f)的规定，除非使用短语“用于…的器件”明确叙述该元件，或者在方法权利要求的情况下，使用短语“用于…方法”叙述该元件，不得对任何权利要求元件进行解释。

应当理解，所公开的过程/流程图中的框的特定次序或层次是示例性方法的图示。基于设计偏好，应当理解，可以重新布置过程/流程图中的框的特定次序或层次。进一步地，可以组合或省略一些框。随附方法权利要求以示例次序给出了各个框的元件，并且并不意味着限于所给出的特定次序或层次。

提供先前描述以使得本领域的任何技术人员能够实践本文中所描述的各个方面。对这些方面的各种修改对于本领域技术人员而言是显而易见的，并且本文中所定义的一般原理可以适用于其他方面。因此，权利要求书不旨在限于本文中所示出的各个方面，而是要赋予与语言权利要求书一致的全部范围，其中除非明确指出，否则以单数形式对元件的引用并不旨在意指“一个且仅一个”，而是意指“一个或多个”。单词“示例性”在本文中用于意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。除非另有明确说明，否则术语“一些”是指一个或多个。诸如“a，b或c中的至少一个”、“a，b或c中的一个或多个”、“a，b和c中的至少一个”、“a，b和c中的一个或多个”和“a，b，c或其任意组合”之类的组合包括a，b和/或c的任意组合，并且可以包括a的倍数、b的倍数或c的倍数。具体地，诸如“a，b或c中的至少一个”、“a，b或c中的一个或多个”、“a，b和c中的至少一个”、“a，b和c中的一个或多个”和“a，b，c或其任意组合”之类的组合可以是仅a、仅b、仅c、a和b、a和c、b和c、或a和b和c，其中任何这种组合可以包含a，b或c的一个或多个成员。本领域普通技术人员目前已知或以后得知的在整个本公开中所描述的各个方面的元件的所有结构等同物和功能等同物通过引用明确并入本文，并且旨在由权利要求涵盖。而且，无论这种公开内容是否在权利要求书中进行了明确陈述，本文中所公开的任何内容都不旨在奉献于公众。单词“模块”、“机构”、“元件”、“设备”等可能无法代替单词“器件”。如此，除非元件使用短语“用于…器件”明确叙述，否则任何权利要求元件都不应解释为器件和功能。