存储器模块以及存储器用辅助模块的制作方法

专利名称：存储器模块以及存储器用辅助模块的制作方法
技术领域：
本发明涉及一种存储器模块以及存储器用辅助模块。
背景技术：
以往，如下的存储器模块正在普及在基板上安装多个半导体存储器芯片并 进行布线，设置有用于与计算机连接的连接端子。在存储器模块所具备的存储器具有 SDRAM (Synchronous Dynamic Random Access Memory :同步动态随机存储器)。在该 SDRAM 中，内部被分割为多个存储体，各存储体能够分别独立地进行动作。在该SDRAM中，通过存 储体地址、行地址、列地址来确定成为访问对象的存储器单元。在访问存储器单元时，计 算机所具备的存储器控制器输出这些存储体地址、行地址以及列地址。此外，使用存储体 地址用的信号线将存储体地址输入到SDRAM，使用共用的信号线将行地址和列地址输入到 SDRAM。另外，行地址和列地址按照行地址、列地址的顺序分成两次被输入到SDRAM。另外，伴随着存储器模块中的存储器的大容量化，存储器单元的数量增加。因此， 为了确定成为访问对象的存储器单元而使用的表示存储体地址所需的比特数、表示行地址 所需的比特数、表示列地址所需的比特数根据存储器模块中的存储器的容量而发生变化。 例如，如果存储体数变为两倍，则存储体地址的比特数增加1比特。因此，在将具备大容量 的存储器的存储器模块与计算机连接的情况下，如果该计算机所具备的存储器控制器不支 持该存储器模块的容量，则该计算机只能访问该存储器模块的一部分的存储器单元。即、在 存储器控制器所输出的各地址的比特数与为了确定成为访问对象的存储器单元而使用的 各地址的比特数不匹配的情况下，存在如下问题计算机(存储器控制器)只能访问存储器 模块的一部分的存储器单元。因此，提出一种技术方案，该技术即使不是在存储器控制器所输出的各地址的比 特数与为了确定成为访问对象的存储器单元而使用的各地址的比特数分别匹配的情况下， 也能够访问存储器模块的所有的存储器单元。专利文献1 日本特开2005_6四14号公报专利文献2 日本特开2004-94785号公报

发明内容
发明要解决的问题但是，即使利用上述以往技术，也存在无法使存储器模块正常地进行动作的情况。本发明是为了解决上述问题而完成的，其目的在于，即使不是在从存储器控制器 输出的存储体地址的比特数、行地址的比特数以及列地址的比特数与为了确定成为访问对 象的存储器单元而使用的存储体地址的比特数、行地址的比特数以及列地址的比特数分别 匹配的情况下，也能够访问存储器模块的所有存储器单元，并且使存储器模块正常地进行 动作。此外，日本特开2005-6四14号公报和日本特开2004-94785号公报的公开内容以及由巴比禄株式会社在日本国专利局申请的专利申请2008-261516号和专利申请 2008-174799号的公开内容被编入本书说明用以参考。用于解决问题的方案本发明能够实现以下方式或者应用例来解决上述问题中的至少一部分。[应用例1]一种存储器模块，具备存储器，其具有多个存储体，上述多个存储体分别具备矩阵状排列的多个存储器 单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地址、规定 的比特数的列地址来确定成为访问对象的存储器单元；以及地址生成电路，其在⑴从存储器控制器分别输出的存储体地址、行地址、列地址 的各比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、 行地址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的 比特数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并 且，(iii)从上述存储器控制器输出的存储体地址的比特数比为了确定上述成为访问对象 的存储器单元而使用的存储体地址的比特数少1比特时，使用从上述存储器控制器输出的 行地址的最上位比特来生成对于确定上述成为访问对象的存储器单元来说所缺少的存储 体地址的最上位比特，并将生成的该存储体地址的最上位比特输出到上述存储器。应用例1的存储器模块在如下情况时能够利用地址生成电路来生成对于确定成 为访问对象的存储器单元来说所缺少的存储体地址的最上位比特，将该生成的存储体地址 输出到存储器，该情况为(i)从存储器控制器分别输出的存储体地址、行地址、列地址的 各比特数的总和与为了确定成为访问对象的存储器单元而分别使用的存储体地址、行地 址、列地址的各比特数的总和相等，并且，(ii)从存储器控制器输出的行地址的比特数比为 了确定成为访问对象的存储器单元而使用的行地址比特数多1比特，并且，(iii)从存储器 控制器输出的存储体地址的比特数比为了确定成为访问对象的存储器单元而使用的存储 体地址的比特数少1比特。因此，即使不是在从存储器控制器输出的各地址的比特数与为 了确定成为访问对象的存储器单元而使用的各地址的比特数分别匹配的情况下，在上述条 件下也能够从存储器控制器访问存储器模块的所有的存储器单元，并且能够使存储器模块 正常地进行动作。[应用例2]根据应用例1所述的存储器模块，其特征在于，上述地址生成电路具备寄存器，其临时存储从上述存储器控制器输出的行地址的最上位比特；输出选择部，其将从上述存储器控制器输出的行地址的最上位比特或者上述寄存 器所存储的行地址的最上位比特作为对于确定上述成为访问对象的存储器单元来说所缺 少的存储体地址的最上位比特并输出到上述存储器；以及命令分析部，其根据从上述存储器控制器输出的行地址选通信号、列地址选通信 号以及写使能信号，对用于指定针对上述存储器的访问方法的命令进行分析，将分析后的 该命令输出到上述寄存器以及上述输出选择部，其中，上述寄存器根据从上述命令分析部输入的命令来对上述行地址的最上位比 特进行存储以及重置，上述输出选择部根据从上述命令分析部输入的命令来输出从上述存储器控制器
6输出的行地址的最上位比特或者上述寄存器中所存储的行地址的最上位比特。[应用例3]—种存储器模块，具备存储器，其具有多个存储体，上述多个存储体分别具备矩阵状排列的多个存储器 单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地址、规定 的比特数的列地址来确定成为访问对象的存储器单元；以及地址生成电路，其在(i)从存储器控制器分别输出的存储体地址、行地址、列地址 的各比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、 行地址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的 比特数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并 且，(iii)从上述存储器控制器输出的列地址的比特数比为了确定上述成为访问对象的存 储器单元而使用的列地址的比特数少1比特时，使用从上述存储器控制器输出的行地址的 最上位比特来生成对于确定上述成为访问对象的存储器单元来说所缺少的列地址的最上 位比特，并将生成的该列地址的最上位比特输出到上述存储器。应用例3的存储器模块在如下情况时，能够利用地址生成电路来生成对于确定成 为访问对象的存储器单元来说所缺少的列地址最上位比特，将该生成的列地址输出到存储 器(i)从存储器控制器分别输出的存储体地址、行地址、列地址的各比特数的总和与为了 确定成为访问对象的存储器单元而分别的存储体地址、行地址、列地址的各比特数的总和 相等，并且，(ii)从存储器控制器输出的行地址的比特数比为了确定成为访问对象的存储 器单元而使用的行地址比特数多1比特，并且，(iii)从存储器控制器输出的列地址的比特 数比为了确定成为访问对象的存储器单元而使用的列地址比特数少1比特。因此，即使不 是在从存储器控制器输出的各地址的比特数与为了确定成为访问对象的存储器单元而使 用的各地址的比特数分别匹配的情况下，在上述条件下也能够从存储器控制器访问存储器 模块的所有的存储器单元，并且能够使存储器模块正常地进行动作。[应用例4]根据应用例3所述的存储器模块，其特征在于，上述地址生成电路具备寄存器，其临时存储从上述存储器控制器输出的行地址的最上位比特；输出选择部，其将从上述存储器控制器输出的行地址的最上位比特或者上述寄存 器所存储的行地址的最上位比特作为对于确定上述成为访问对象的存储器单元来说所缺 少的列地址的最上位比特并输出到上述存储器；以及命令分析部，其根据从上述存储器控制器输出的行地址选通信号、列地址选通信 号以及写使能信号，对用于指定针对上述存储器的访问方法的命令进行分析，将分析后的 该命令输出到上述寄存器以及上述输出选择部，上述寄存器根据从上述命令分析部输入的命令来对上述行地址的最上位比特进 行存储以及重置，上述输出选择部根据从上述命令分析部输入的命令来输出从上述存储器控制器 输出的行地址的最上位比特或者上述寄存器中所存储的行地址的最上位比特。[应用例5]根据应用例2或者4所述的存储器模块，其特征在于，上述寄存器在从上述存储器控制器输出的片选信号的下降沿确定从上述命令分 析部输入的命令。
在应用例5的存储器模块中，从存储器控制器输出的片选信号被输入到寄存器， 寄存器在该片选信号的下降沿确定从命令分析部输入的命令，因此，与在时钟信号的的上 升沿确定命令的情况相比，能够在更早的时刻对从存储器控制器输出的行地址的最上位比 特进行存储以及重置。[应用例6]根据应用例2或4所述的存储器模块，其特征在于，上述寄存器在从上述存储器控制器输出的时钟信号的上升沿确定从上述命令分 析部输入的命令。根据上述应用例5的存储器模块，寄存器在从存储器控制器输出的片选信号的下 降沿确定从命令分析部输入的命令，因此，与在时钟信号的的上升沿确定命令的情况相比， 能够在更早的时刻对从存储器控制器输出的行地址的最上位比特进行存储以及重置。但 是，在从命令分析部输入的命令比片选信号更快速地进行变更的情况下，寄存器会出现无 法确定所有的命令的情况。在应用例6的存储器模块中，从存储器控制器输出的时钟信号被输入到寄存器， 寄存器在该时钟信号的上升沿确定从命令分析部输入的命令，因此，能够在从命令分析部 输入的命令比片选信号更快速地进行变更的情况下确定所有的命令。[应用例7]根据应用例2或4所述的存储器模块，其特征在于，上述命令分析部在 从上述存储器控制器输出的片选信号的下降沿进行上述命令的分析。在应用例7的存储器模块中，从存储器控制器输出的片选信号被输入到命令分析 部，命令分析部能够在该片选信号的下降沿进行命令的分析来确定命令，因此，与在时钟信 号的上升沿进行命令的分析的情况相比，能够在更早的时刻确定命令，并将确定后的命令 输出到寄存器以及输出选择部。并且，寄存器以及输出选择部能够按照确定后的命令进行 动作。[应用例8]根据应用例1至7中的任一项所述的存储器模块，其特征在于，还具备 开关，该开关用于在如下情况时切断来自上述地址生成电路的输出，该情况为从上述存储 器控制器分别输出的存储体地址、行地址、列地址的各比特数与分别为了确定成为上述访 问对象的存储器单元而分别使用的存储体地址、行地址、列地址的各比特数相等。在应用例8的存储器模块中，通过切换上述开关，在从存储器控制器输出的各地 址的比特数与为了确定成为访问对象的存储器单元而使用的各地址的比特数分别匹配时 切断来自地址生成电路的输出，在不匹配时，能够将由地址生成电路生成的地址输出到存 储器。[应用例9]一种存储器用辅助模块，该存储器用辅助模块与存储器模块、存储器 控制器相连接，对上述存储器控制器和上述存储器模块之间的信号和数据的交换进行中 继，该存储器模块具备存储器，该存储器具有多个存储体，上述多个存储体分别具备矩阵状 排列的多个存储器单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比 特数的行地址以及规定的比特数的列地址来确定成为访问对象的存储器单元，该存储器用 辅助模块在如下情况时被使用(i)从上述存储器控制器分别输出的存储体地址、行地址、 列地址的各比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储 体地址、行地址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行 地址的比特数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并且，(iii)从上述存储器控制器输出的存储体地址的比特数比为了确定上述成为访 问对象的存储器单元而使用的存储体地址的比特数少1比特，该存储器用辅助模块具备地址生成电路，该地址生成电路使用从上述存储器控制 器输出的行地址的最上位比特来生成对于确定上述成为访问对象的存储器单元来说所缺 少的存储体地址的最上位比特，将生成的该存储体地址的最上位比特输出到上述存储器。在应用例9的存储器用辅助模块中，在如下情况时能够利用地址生成电路来生成 对于确定成为访问对象的存储器单元来说所缺少的存储体地址的最上位比特，将该生成的 存储体地址输出到存储器模块，该情况为(i)从存储器控制器分别输出的存储体地址、行 地址、列地址的各比特数的总和与为了确定成为访问对象的存储器单元而分别使用的存储 体地址、行地址、列地址的各比特数的总和相等，并且，(ii)从存储器控制器输出的行地址 的比特数比为了确定成为访问对象的存储器单元而使用的行地址的比特数多1比特，并 且，(iii)从存储器控制器输出的存储体地址的比特数比为了确定成为访问对象的存储器 单元而使用的存储体地址的比特数少1比特。因此，即使不是在从存储器控制器输出的各 地址的比特数与为了确定成为访问对象的存储器单元而使用的各地址的比特数分别匹配 的情况下，在上述条件下也能够从存储器控制器访问存储器模块的所有的存储器单元，并 且能够使存储器模块正常地进行动作。此外，对应用例9的存储器用辅助模块中的地址生 成电路也能够与应用例1的存储器模块中的地址生成电路同样地应用之前示出各种附加 元件。[应用例10]—种存储器用辅助模块，该存储器用辅助模块与存储器模块、存储 器控制器相连接，对上述存储器控制器和上述存储器模块之间的信号和数据的交换进行中 继，该存储器模块具备存储器，该存储器具有多个存储体，上述多个存储体分别具备矩阵状 排列的多个存储器单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比 特数的行地址以及规定的比特数的列地址来确定成为访问对象的存储器单元，该存储器用 辅助模块在如下情况时被使用(i)从上述存储器控制器分别输出的存储体地址、行地址、 列地址的各比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储 体地址、行地址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行 地址的比特数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1 比特，并且，(iii)从上述存储器控制器输出的列地址的比特数比为了确定上述成为访问对 象的存储器单元而使用的列地址的比特数少1比特，该存储器用辅助模块具备地址生成电路，该地址生成电路使用从上述存储器控制 器输出的行地址的最上位比特来生成对于确定成为上述访问对象的存储器单元来说所缺 少的列地址的最上位比特，将生成的该列地址的最上位比特输出到上述存储器。在应用例10的存储器用辅助模块中，在如下情况时能够利用地址生成电路来生 成对于确定成为访问对象的存储器单元来说所缺少的列地址的最上位比特，将该生成的列 地址输出到存储器模块，该情况为(i)从存储器控制器分别输出的存储体地址、行地址、 列地址的各比特数的总和与为了确定成为访问对象的存储器单元而分别使用的存储体地 址、行地址、列地址的各比特数的总和相等，并且，(ii)从存储器控制器输出的行地址的比 特数比为了确定成为访问对象的存储器单元而使用的行地址比特数多1比特，并且，(iii) 从存储器控制器输出的列地址的比特数比为了确定成为访问对象的存储器单元而使用的列地址的比特数少1比特。因此，即使不是在从存储器控制器输出的各地址的比特数与为 了确定成为访问对象的存储器单元而使用的各地址的比特数分别匹配的情况下，在上述条 件下也能够从存储器控制器访问存储器模块的所有的存储器单元，并且能够使存储器模块 正常地进行动作。此外，对应用例10的存储器用辅助模块中的地址生成电路也可以与应用 例3的存储器模块中的地址生成电路同样地应用之前示出的各种附加元件。本发明能够适当地组合上述各个特征的一部分来进行构成。例如，构成具备应用 例1的存储器模块中的地址生成电路以及应用例3的存储器模块中的地址生成电路双方的 存储器模块，也可以适当地选择性地使用两者。下面，参照附图，详细说明本申请的发明的优选实施例，了解本申请的发明的上述 目的以及其他目的、结构、效果。


图1是表示作为本发明的第一实施例的存储器模块100的概要结构的说明图。图2是表示作为本发明的第一实施例的存储器模块100的概要结构的说明图。图3是表示512Mbit(64MwordX8bit)的DDR2SDRAM的存储体结构的说明图。图 4 是表示 lGbit(64MwordX 16bit)的 DDR2SDRAM(SDRAM 110)的存储体结构的 说明图。图5是表示存储器模块100中的初始化例程的流程图。图6是表示存储器模块100中的通常动作例程的一例的流程图。图7是表示作为本发明的第二实施例的存储器用辅助模块200的概要结构的说明 图。图8是表示作为第一变形例的存储器模块100B的概要结构的说明图。图9是表示作为第二变形例的存储器模块100C的概要结构的说明图。图10是表示存储器模块100C的效果的说明图。
具体实施例方式下面，基于实施例说明本发明的实施方式。A.第一实施例图1和图2是表示作为本发明的第一实施例的存储器模块100的概要结构的说明 图。图1中示出了存储器模块100与存储器控制器10相连接时的状态。另外，在图2中示 出了存储器模块100与存储器控制器12相连接时的状态。后面说明它们的差异。如图所示，该存储器模块100具备SDRAM 110以及地址生成电路120。在本实施 例中，使用 lGbit(64MwordX16bit)的 DDR2 (Double Data Rate 2 双倍数据流 2) SDRAM 作 为SDRAM 110。如后所述，该SDRAM 110的内部被分割为八个存储体，各存储体能够分别独 立地进行动作。并且，在SDRAM 110中输入3比特的存储体地址(ΒΑ0 BA2)、13比特的行 地址(AO A12)、10比特的列地址(AO A9)，根据这些地址来确定成为访问对象的存储 器单元。行地址和列地址使用共用的信号线按照行地址、列地址的顺序分成两次被输入到 SDRAM 100。因此，在本说明书中，行地址(例如AO Al2)和列地址(例如AO A9)在附 图标记的首位上附加了相同的“A”。
此外，SDRAM 110中除了输入有上述各地址之外，还输入有片选信号(CS)、行地址 选通信号(RAS)、列地址选通信号(CAS)、写使能信号(WE)、未图示的时钟信号、在时钟使能 信号等的SDRAM 110的动作中所使用的各种信号。另外，存储器模块100还具备用于在存 储器控制器与SDRAM 110之间进行数据的输入输出的未图示的数据输入输出引脚和布线。如图1和图2所示，本实施例的存储器模块100能够与存储器控制器10或者存储 器控制器12相连接。图 1 所示的存储器控制器 10 支持 lGbit(64MwordX 16bit)的 DDR2SDRAM(SDRAM 110)，如图1所示，输出3比特的存储体地址(ΒΑ0 BA2)、13比特的行地址(AO A12)、10 比特的列地址(AO A9)等。即、从存储器控制器10输出的各地址的比特数与为了确定成 为访问对象的存储器单元而使用的各地址的比特数匹配。另一方面，图2所示的存储器控制器12的内部被分割为四个存储体，支持 512Mbit(64MwordX8bit)的DDR2SDRAM，如图2所示，输出2比特的存储体地址(BA0、BA1)、 14比特的行地址(AO A13)、10比特的列地址(AO A9)等。即、从存储器控制器12输 出的各地址的比特数与为了确定成为访问对象的存储器单元而使用的各地址的比特数不 匹配。其中，从存储器控制器12输出的各地址的比特数的总和与在SDRAM 100中为了确定 成为访问对象的存储器单元而使用的各地址的比特数的总和相等。另外，从存储器控制器 12输出的行地址的比特数(14比特)比为了确定成为访问对象的存储器单元而使用的行 地址的比特数(13比特)多1比特。从存储器控制器12输出的存储体地址的比特数O比 特)比为了确定成为访问对象的存储器单元而使用的存储体地址的比特数(3比特)少1 比特。在存储器模块100与存储器控制器12相连接时，存储器模块100所具备的地址生成 电路120用于消除从存储器控制器12输出的各地址与被输入到SDRAM 110的各地址的比 特数的不匹配。如图1和图2所示，地址生成电路120具备寄存器122、输出选择部124、开关1 以及命令分析部128。此外，根据用户的操作，开关1 被切换为导通/关断。具体地说，如 图1所示，在用户将存储器模块100与存储器控制器10相连接时，根据用户的操作而开关 126被设为关断。其结果是，从地址生成电路120向SDRAM 110的输出被切断。另外，如图 2所示，在用户将存储器模块100与存储器控制器12相连接时，根据用户的操作而开关1 被设为导通。其结果是，能够从地址生成电路120向SDRAM110进行输出。命令分析部1 根据从存储器控制器12输出的行地址选通信号(RAQ、列地址选 通信号(CAS)以及写使能信号(WE)来对指定对于SDRAM 110的访问方法的命令进行分析， 将分析后的命令输出到寄存器122以及输出选择部124。该命令是用于SDRAM的动作控制 的众所周知的命令。作为该命令例如可以列举出全部存储体预充电、指定存储体预充电、 刷新、模式寄存器设置、激活、读、写等。寄存器122根据从命令分析部1 输入的命令来对从存储器控制器输出的行地址 的最上位比特(具体地说，是从输出14比特的行地址的存储器控制器12输出的Al； )进行 临时存储或者重置。另外，在寄存器122中输入有片选信号(CS)，寄存器122在所输入的片 选信号(⑶)的下降沿对从命令分析部1 输入的命令进行确定。此外，如后所述，存储器 控制器12将SDRAM 110的八个存储体作为四个存储体进行处理。因此，虽然在图1、2中省 略了详细图示，但是，在地址生成电路120中具备与它们分别对应的四个寄存器122。
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输出选择部IM根据从命令分析部1 输入的命令，将从存储器控制器输出的行 地址的最上位比特(具体地说，是从输出14比特的行地址的存储器控制器12输出的A13) 或者寄存器122中所存储的行地址的最上位比特作为对于确定成为访问对象的存储器单 元来说所缺少的最上位比特的存储体地址(BA2)输出到SDRAM 110。此外，如上所述，在存储器模块100与存储器控制器10相连接时，开关1 被设为 关断(参照图1)。并且，在存储器模块100与存储器控制器12相连接时，开关1 被设为 导通(参照图2、。因此，仅在存储器模块100与存储器控制器12连接时，行地址的最上位 比特作为存储体地址的最上位比特(BA2)被输出到SDRAM 110。存储器模块100具备这种地址生成电路120和开关126，由此，与存储器模 块100连接于存储器控制器10的情况相同，在存储器模块100连接于不支持SDRAM 110(lGbit(64MwordX 16bit)的DDR2SDRAM)的存储器控制器12的情况下，所有为了确定成 为访问对象的存储器单元而使用的各地址也被输入到SDRAM110。因此，SDRAM 110能够正 常地进行动作。图3是表示512Mbit (64MwordX8bit)的DDR2SDRAM的存储体结构的说明图。图3 所示的SDRAM是具有与图1和图2的说明中所使用的SDRAM 110不同的结构的SDRAM，并且 是存储器控制器12(图幻所支持的SDRAM。如图所示，SDRAM的内部被分割为四个存储体 (BankO Bank； )。此外，每个存储体具备未图示的行解码器、列解码器、检测放大器等以使 各存储体能够分别进行动作。并且，存储器控制器12根据2比特的存储体地址BA0、BA1来 从四个存储体中确定具有成为访问对象的存储器单元的存储体，并且，根据行地址(AO A13)以及列地址(AO A9)来确定已被确定了的存储体内的存储器单元(参照图2)。图4是表示lGbit(64MwordX 16bit)的DDR2SDRAM的存储体结构的说明图。图4 所示的SDRAM是图1和图2的说明中所使用的SDRAM 110，并且是存储器控制器10(图1) 所支持的SDRAM。如图所示，SDRAM的110的内部被分割为八个存储体(BankO Bank7)。 此外，每个存储体具备未图示的行解码器、列解码器、检测放大器等以使各存储体能够分别 独立地进行动作。在将图4所示的SDRAM 110直接与存储器控制器12相连接、即不通过地址生成电 路120而与存储器控制器12相连接的情况下，如之前所说明的那样，从存储器控制器12输 出的各地址的比特数(存储体地址2比特，行地址14比特，列地址10比特)与为了确定 成为访问对象的存储器单元而使用的各地址的比特数(存储体地址3比特，行地址13比 特，列地址10比特)不匹配。因此，存储器控制器12无法使SDRAM 110正常地进行动作。本实施例的存储器模块100除了具备图4所示的Kibit (64MwordX 16bit) 的DDR2SDRAM之外，还具备之前所说明的地址生成电路120(参照图1和图2)。因 此，存储器控制器12与连接有存储器模块时相同，能够访问存储器模块100所具备的 SDRAM 110(参照图2)，该存储器模块具备如图3所示的、内部被分割为四个存储体的、 512Mbit(64MwordX8bit)的 DDR2SDRAM。S卩、在本实施例中，输出2比特的存储体地址的存储器控制器12通过地址生成电 路120，能够将由SDRAM 110的内部的BankO与Bank4构成的块作为一个存储体来处理。同 样，能够将由Bankl与Bank5构成的块作为一个存储体来处理。能够将由Bank2与Bank6 构成的块作为一个存储体来处理。能够将由Bank3与Bank7构成的块作为一个存储体来处
12理。其结果是，存储器控制器12能够将SDRAM 110的八个存储体(BankO Bank7)作为四 个存储体来处理。例如，在从存储器控制器12输出的存储体地址BA0、BA1分别为BAO = 0、BA1 = 0 的情况下，存储器控制器12将由BankO与Bank4构成的块作为一个存储体来处理。另一方 面，在SDRAM 110中，根据从存储器控制器12输出的存储体地址BO、Bl来确定块，并且，根 据从地址生成电路120(输出选择部124)输出的存储体地址BA2(从存储器控制器12输出 的行地址的最上位比特Al； )来确定块内的某一个存储体。图5是表示存储器模块100中的初始化例程的流程图。每次存储器模块100接通 电源时执行该初始化例程。在此，对存储器模块100连接于存储器控制器12时(参照图2) 的初始化例程进行说明。首先，当从存储器控制器12发出“全部存储体预充电”命令时，SDRAM 110进行全 部存储体的预充电(步骤S100)。这时，地址生成电路120所具备的寄存器122(参照图2) 的值被重置为零。接下来，当从存储器控制器12发出“刷新”命令时，SDRAM 110进行刷新 动作(步骤S110)。接下来，当从存储器控制器12发出“模式寄存器设置”命令时，SDRAM 110按照所输入的地址的比特排列，来对动作模式进行切换(步骤S120)。这时，地址生成 电路120所具备的输出选择部124(参照图2)将寄存器122的值(零)作为BA2输出到 SDRAM 110。通过以上动作，初始化例程结束，SDRAM 110为空闲状态。图6是表示存储器模块100中的通常动作例程的一例的流程图。在上述初始化例 程结束之后执行该通常动作例程。在此，对存储器模块100连接于存储器控制器12时的通 常动作例程进行说明。首先，当从存储器控制器12发出“激活”命令时，根据从存储器控制器12输出的 存储体地址BAO、BAl、行地址AO A12以及从地址生成电路120所具备的输出选择部IM 输出的存储体地址BA2(从存储器控制器12输出的行地址的最上位比特A13)(参照图2) 来激活SDRAM 110(步骤S200)。此时，地址生成电路120所具备的寄存器122对从存储器 控制器12输出的行地址的最上位比特A13进行存储。接下来，当从存储器控制器12发出“读”命令或“写”命令时，SDRAM 110读取来自 被确定为访问对象的存储器单元的数据或者向被确定为访问对象的存储器单元写入数据 (步骤S210)。读取来自该存储器单元的数据或者向存储器单元写入数据是通过如下方式 来进行的根据从存储器控制器12输出的存储体地址BAO、BA1、列地址AO A9以及从地 址生成电路120所具备的输出选择部IM输出的存储体地址BA2(寄存器122中所存储的 行地址的最上位比特Al； )来确定作为访问对象的存储器单元。接下来，当从存储器控制器12发出“指定存储体预充电”命令时(步骤S220 是)， SDRAM 110进行被指定的存储体的预充电(步骤S230)。存储体的预充电通过如下方式进 行根据从存储器控制器12输出的存储体地址BA0、BA1以及从地址生成电路120所具备的 输出选择部1 输出的存储体地址BA2(寄存器122中所存储的行地址的最上位比特A13) 来确定存储体。另外，当从存储器控制器12发出“全部存储体预充电”命令时(步骤S220 是)，SDRAM 110进行全部存储体的预充电(步骤S230)。此时，地址生成电路120所具备 的寄存器122的值被重置为零。当步骤S230的动作结束时，SDRAM 110为空闲状态。另一方面，接着步骤S210之后，在从存储器控制器12发出“读”命令或者“写”命令的情况下(步骤S220 否)，返回步骤S210。根据以上所说明的第一实施例的存储器模块100，(i)从存储器控制器12输出的 存储体地址的比特数O比特)、行地址的比特数(14比特)、列地址的比特数(10比特)的 总和06比特)与为了确定成为访问对象的存储器单元而使用的存储体地址的比特数(3 比特)、行地址的比特数(13比特)、列地址的比特数(10比特)的总和(26比特)相等，并 且，(ii)从存储器控制器12输出的行地址的比特数(14比特)比为了确定成为访问对象 的存储器单元而使用的行地址的比特数(13比特)多1比特，并且，(iii)从存储器控制器 12输出的存储体地址的比特数O比特)比为了确定成为访问对象的存储器单元而使用的 存储体地址的比特数(3比特)少1比特，在以上情况时进行如下处理。即、能够利用地址 生成电路120生成对于确定成为访问对象的存储器单元来说所缺少的最上位比特的存储 体地址BA2，将该生成的存储体地址BA2输出到SDRAM 110。因此，即使不是在从存储器控 制器输出的各地址的比特数与为了确定成为访问对象的存储器单元的而使用各地址的比 特数分别匹配的情况下，在上述条件下也能够从存储器控制器访问存储器模块100的所有 存储器单元，并且能够使存储器模块100正常地进行动作。B.第二实施例图7是表示作为本发明的第二实施例的存储器用辅助模块200的概要结构的说明 图。该存储器用辅助模块200是在用户想要利用不支持SDRAM 110的存储器控制器12 使存储器模块100A所具备的SDRAM 110进行动作的情况下使用的。如图7所示，存储器用 辅助模块200与存储器控制器12和存储器模块100A相连接，对存储器控制器12与存储器 模块100A之间的信号以及数据的交换进行中继。并且，存储器模块100A是从第一实施例 的存储器模块100(参照图1、图幻中去掉地址生成电路120而得的存储器模块。存储器模 块100A的其他部分与第一实施例的存储器模块100相同。存储器用辅助模块200是具备第一实施例的存储器模块100中的地址生成电路 120的适配器。并且，存储器用辅助模块200是在利用存储器控制器12使存储器模块100A 进行动作时所连接的模块。因此，存储器用辅助模块200所具备的地址生成电路120不具备 第一实施例的存储器模块100所具备的地址生成电路120中的开关126(参照图1、图2)。 存储器用辅助模块200所具备的地址生成电路120的其他部分与第一实施例的存储器模块 100所具备的地址生成电路120相同。此外，在第二实施例中，存储器模块100A所具备的SDRAM110以及存储器用辅助模 块200所具备的地址生成电路120的动作与第一实施例的存储器模块100所具备的SDRAM 110以及地址生成电路120的动作相同。因此，在本实施例中，省略对这些动作的说明。根据以上所说明的第二实施例的存储器用辅助模块200，在以下情况下，能够利用 地址生成电路120生成对于确定成为访问对象的存储器单元来说所缺少的最上位比特的 存储体地址BA2，并将所生成的存储体地址BA2输出到存储器模块100A。该以下情况是指满 足以下条件(i)、(ii)以及(iii)的情况。(i)从存储器控制器12输出的存储体地址的比 特数O比特)、行地址的比特数(14比特)、列地址的比特数(10比特)的总和06比特) 与为了确定成为访问对象的存储器单元的而使用存储体地址的比特数(3比特)、行地址的 比特数(13比特)、列地址的比特数(10比特)的总和06比特)相等。(ii)从存储器控制器12输出的行地址的比特数比为了确定成为访问对象的存储器单元而使用的行地址的 比特数多1比特。(iii)从存储器控制器12输出的存储体地址的比特数比为了确定成为访 问对象的存储器单元而使用的存储体地址的比特数少1比特。根据第二实施例的存储器用辅助模块200，在满足上述条件的情况下，能够利用地 址生成电路120生成对于确定成为访问对象的存储器单元来说所缺少的最上位比特的存 储体地址BA2，并将该生成的存储体地址BA2输出到存储器模块100A。因此，即使不是在从 存储器控制器输出的各地址的比特数与用于确定成为访问对象的存储器单元的各地址的 比特数分别匹配的情况下，在上述条件下也能够从存储器控制器访问存储器模块100A的 所有的存储器单元，并且能够使存储器模块100A正常地进行动作。C.变形例以上，对本发明的几个实施方式进行了说明，但是，本发明并不被这些实施方式所 限定，在不脱离其宗旨的范围内能够以各种方式进行实施。例如，能够进行以下这种变形。Cl.变形例 1 图8是表示作为第一变形例的存储器模块100B的概要结构的说明图。在之前所 说明的第一实施例的存储器模块100(参照图1、图幻中，向地址生成电路120所具备的寄 存器122输入片选信号(CS)，寄存器122在所输入的片选信号(⑶)的下降沿确定从命令分 析部128输入的命令。与此相对，在本实施例的存储器模块100B中，向地址生成电路120B 所具备的命令分析部128B输入片选信号(⑶)。命令分析部128B在所输入的片选信号(CS) 的下降沿进行命令分析并对命令进行确定，将确定后的命令输出到寄存器122B以及输出 选择部1 。变形例1的存储器模块100B的其他部分与第一实施例的存储器模块100相同。通 过本变形例的存储器模块100B也能够得到与第一实施例的存储器模块100相同的效果。此外，在上述第一实施例的存储器模块100以及本变形例的存储器模块100B中， 在片选信号(CS)的下降沿进行命令的确定。但是，本发明并不限于此，例如，也可以向寄存 器122或者命令分析部128B输入时钟信号来替代片选信号(CS)，在所输入的时钟信号的上 升沿进行命令的确定。其中，寄存器122或者命令分析部128B通过在片选信号(⑶)的下 降沿进行命令的确定，与在时钟信号的上升沿进行命令的确定相比，能够在更早的时刻对 命令进行确定，从而使寄存器122、122B或输出选择部IM进行动作。C2.变形例 2 图9是表示作为第二变形例的存储器模块100C的概要结构的说明图。在之前所 说明的第一实施例的存储器模块100(参照图1、图幻中，向地址生成电路120所具备的寄 存器122输入片选信号(CS)，寄存器122在所输入的片选信号(⑶)的下降沿对从命令分析 部1 输入的命令进行确认。与此相对，在本变形例的存储器模块100C中，向地址生成电 路120C所具备的寄存器122C输入时钟信号(CLK)以及片选信号(CS)。寄存器122C在所 输入的时钟信号(CLK)的上升沿对从命令分析部128C输入的命令进行确定，将确定了的命 令输出到输出选择部124。此外，片选信号(CS)也可以被输入到命令分析部128C来替代寄 存器122C。另外，本变形例的存储器模块100C中的地址生成电路120C具备开关126C来替代 第一实施例的存储器模块100中的开关126(参照图1、图2)。并且。在该开关126C中，根据存储器模块100C是与存储器控制器10 (支持Kibit (64MwordX 16bit)的DDR2SDRAM) 连接还是与存储器控制器12 (支持512Mbit (64MwordX8bit)的DDR2SDRAM)连接来切换接 点。变形例2的存储器模块100C的其他部分与第一实施例的存储器模块100相同。通过本变形例的存储器模块100C也能够得到与第一实施例的存储器模块100相 同的效果。此外，根据本变形例的存储器模块100C还能够起到以下所说明的效果。图10是表示存储器模块100C的效果的说明图。图10的(a)示出了在第一实施例 的存储器模块100(参照图1、图幻中被输入到地址生成电路所具备的寄存器中的各信号的 时序图。如图10的(a)所示，每次切换输入到寄存器122中的命令地址(RAS、CAS、TO)，片 选信号(CS)也进行切换，在这种情况下，利用第一实施例的存储器模块100，能够使SDRAM 110正常地进行动作。即、在图示的例中，寄存器122能够在时刻tl以及时刻t2时的片选 信号(CS)的各下降沿分别确定“命令A”以及“命令B”。但是，在片选信号(CS)的下降沿进行命令的确定的情况下，如图10的(b)所示， 在图示的时刻tl t2之间，即在片选信号(CS)的下降沿之间多次(在图示的例中为两次) 切换命令地址的情况下，产生寄存器122无法确定的命令。即在图示的例中，寄存器122无 法确定“命令B”。图10的(c)示出了在变形例2的存储器模块100C(参照图9)中被输入到地址生 成电路所具备的寄存器122C中的各信号的时序图。在变形例2的存储器模块100C中，寄 存器122C在时钟信号(CLK)的上升沿对从命令分析部128C输入的命令进行确定。因此， 即使在片选信号(CS)的下降沿之间多次切换命令地址的情况下，也能够可靠地对各命令 进行确定。即在图示的例中，在时刻tl、t2、t3时的时钟信号(CLK)的各上升沿能够分别对 “命令A” “命令B” “命令C”进行确定。C3.变形例 3:例如，在上述实施例中，对如下方式进行了说明(a)从存储器控制器输出的存储 体地址的比特数、行地址的比特数、列地址的比特数的总和与为了确定成为访问对象的存 储器单元的而使用存储体地址的比特数、行地址的比特数、列地址的比特数的总和相等，并 且，(b)从存储器控制器输出的行地址的比特数比为了确定成为访问对象的存储器单元而 使用的行地址的比特数多1比特，并且，(c)从存储器控制器输出的存储体地址的比特数比 为确定成为访问对象的存储器单元而使用的存储体地址的比特数少1比特。但是，本发明 并不限于此。虽然省略了图示以及详细的说明，但是，本发明也能够应用于如下情况从存储器 控制器输出的存储体地址的比特数、行地址的比特数、列地址的比特数的总和与为了确定 成为访问对象而使用的存储器单元的存储体地址的比特数、行地址的比特数、列地址的比 特数的总和相等，并且，从存储器控制器输出的行地址的比特数比为了确定成为访问对象 的存储器单元而使用的行地址比特数多1比特，并且，从存储器控制器输出的列地址的比 特数比为了确定成为访问对象的存储器单元的而使用列地址的比特数少1比特。在这种情况下，地址生成电路只要能够使用从存储器控制器输出的行地址的最上 位比特来生成对于确定成为访问对象的存储器单元来说所缺少的最上位比特的列地址，并 将所生成的列地址的最上位比特输出到SDRAM即可。这样也能够得到与上述实施例相同的 效果。即、即使不是在从存储器控制器输出的各地址的比特数与为了确定成为访问对象的存储器单元而使用的各地址的比特数分别匹配的情况下，在上述条件下也能够从存储器控 制器访问存储器模块的所有的存储器单元，并且能够使存储器模块正常地进行动作。C4.变形例 4:在上述实施例的存储器模块100中，使用了 DDR2SDRAM作为SDRAM 110，但是，本 发明并不限于此。例如，也可以使用DDRSDRAM、DDR3SDRAM等的具有多个存储体的其他的 SDRAM 来替代 DDR2SDRAM。C5.变形例 5:此外，计算机程序制品能够以各种方式实现。例如以下方式。计算机可读取记录介质。例如，软盘、光盘、半导体存储体等。包含磁盘、半导体存储器等计算机可读取记录介质的计算机。通过数据传输在存储器内临时保存计算机程序的计算机。以上，参照本申请的发明的优选例示的实施例详细说明了本发明。但是，本申请的 发明并非限定于以上所说明的实施例、结构。并且，本申请的发明包含各种变形或等同的结 构。并且，公开的发明的各种要素，通过各种组合以及结构进行了公开，但是，这些是例示性 的，各要素还可以更多或者更少。并且，也可以是一个要素。这些方式都包含在本申请的发 明范围内。
权利要求
1.一种存储器模块，具备存储器，其具有多个存储体，上述多个存储体分别具备矩阵状排列的多个存储器单元， 上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地址、规定的比 特数的列地址来确定成为访问对象的存储器单元；以及地址生成电路，其在(i)从存储器控制器分别输出的存储体地址、行地址、列地址的各 比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、行地 址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的比特 数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并且， (iii)从上述存储器控制器输出的存储体地址的比特数比为了确定上述成为访问对象的存 储器单元而使用的存储体地址的比特数少1比特时，使用从上述存储器控制器输出的行地 址的最上位比特来生成对于确定上述成为访问对象的存储器单元来说所缺少的存储体地 址的最上位比特，并将生成的该存储体地址的最上位比特输出到上述存储器。
2.根据权利要求1所述的存储器模块，其特征在于， 上述地址生成电路具备寄存器，其临时存储从上述存储器控制器输出的行地址的最上位比特； 输出选择部，其将从上述存储器控制器输出的行地址的最上位比特或者上述寄存器所 存储的行地址的最上位比特作为对于确定上述成为访问对象的存储器单元来说所缺少的 存储体地址的最上位比特并输出到上述存储器；以及命令分析部，其根据从上述存储器控制器输出的行地址选通信号、列地址选通信号以 及写使能信号，对用于指定针对上述存储器的访问方法的命令进行分析，将分析后的该命 令输出到上述寄存器以及上述输出选择部，其中，上述寄存器根据从上述命令分析部输入的命令来对上述行地址的最上位比特进 行存储以及重置，上述输出选择部根据从上述命令分析部输入的命令来输出从上述存储器控制器输出 的行地址的最上位比特或者上述寄存器中所存储的行地址的最上位比特。
3.一种存储器模块，具备存储器，其具有多个存储体，上述多个存储体分别具备矩阵状排列的多个存储器单元， 上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地址、规定的比 特数的列地址来确定成为访问对象的存储器单元；以及地址生成电路，其在(i)从存储器控制器分别输出的存储体地址、行地址、列地址的各 比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、行地 址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的比特 数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并且， (iii)从上述存储器控制器输出的列地址的比特数比为了确定上述成为访问对象的存储器 单元而使用的列地址的比特数少1比特时，使用从上述存储器控制器输出的行地址的最上 位比特来生成对于确定上述成为访问对象的存储器单元来说所缺少的列地址的最上位比 特，并将生成的该列地址的最上位比特输出到上述存储器。
4.根据权利要求3所述的存储器模块，其特征在于， 上述地址生成电路具备寄存器，其临时存储从上述存储器控制器输出的行地址的最上位比特；输出选择部，其将从上述存储器控制器输出的行地址的最上位比特或者上述寄存器所 存储的行地址的最上位比特作为对于确定上述成为访问对象的存储器单元来说所缺少的 列地址的最上位比特并输出到上述存储器；以及命令分析部，其根据从上述存储器控制器输出的行地址选通信号、列地址选通信号以 及写使能信号，对用于指定针对上述存储器的访问方法的命令进行分析，将分析后的该命 令输出到上述寄存器以及上述输出选择部，上述寄存器根据从上述命令分析部输入的命令来对上述行地址的最上位比特进行存 储以及重置，上述输出选择部根据从上述命令分析部输入的命令来输出从上述存储器控制器输出 的行地址的最上位比特或者上述寄存器中所存储的行地址的最上位比特。
5.根据权利要求2或4所述的存储器模块，其特征在于，上述寄存器在从上述存储器控制器输出的片选信号的下降沿确定从上述命令分析部 输入的命令。
6.根据权利要求2或4所述的存储器模块，其特征在于，上述寄存器在从上述存储器控制器输出的时钟信号的上升沿确定从上述命令分析部 输入的命令。
7.根据权利要求2或4所述的存储器模块，其特征在于，上述命令分析部在从上述存储器控制器输出的片选信号的下降沿进行上述命令的分析。
8.根据权利要求1至7中的任一项所述的存储器模块，其特征在于，还具备开关，该开关用于在如下情况时切断来自上述地址生成电路的输出，该情况为 从上述存储器控制器分别输出的存储体地址、行地址、列地址的各比特数与为了确定上述 成为访问对象的存储器单元而使用的存储体地址、行地址、列地址的各比特数分别相等。
9.一种存储器用辅助模块，该存储器用辅助模块与存储器模块、存储器控制器相连接， 对上述存储器控制器和上述存储器模块之间的信号和数据的交换进行中继，该存储器模块 具备存储器，该存储器具有多个存储体，上述多个存储体分别具备矩阵状排列的多个存储 器单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地址以 及规定的比特数的列地址来确定成为访问对象的存储器单元，该存储器用辅助模块在如下 情况时被使用(i)从上述存储器控制器分别输出的存储体地址、行地址、列地址的各比特 数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、行地址、 列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的比特数比 为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并且，(iii) 从上述存储器控制器输出的存储体地址的比特数比为了确定上述成为访问对象的存储器 单元而使用的存储体地址的比特数少1比特，该存储器用辅助模块具备地址生成电路，该地址生成电路使用从上述存储器控制器输 出的行地址的最上位比特来生成对于确定上述成为访问对象的存储器单元来说所缺少的 存储体地址的最上位比特，将生成的该存储体地址的最上位比特输出到上述存储器。
10.一种存储器用辅助模块，该存储器用辅助模块与存储器模块、存储器控制器相连接，对上述存储器控制器和上述存储器模块之间的信号和数据的交换进行中继，该存储器 模块具备存储器，该存储器具有多个存储体，上述多个存储体分别具备矩阵状排列的多个 存储器单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地 址以及规定的比特数的列地址来确定成为访问对象的存储器单元，该存储器用辅助模块在 如下情况时被使用(i)从上述存储器控制器分别输出的存储体地址、行地址、列地址的各 比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、行地 址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的比特 数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并且， (iii)从上述存储器控制器输出的列地址的比特数比为了确定上述成为访问对象的存储器 单元而使用的列地址的比特数少1比特，该存储器用辅助模块具备地址生成电路，该地址生成电路使用从上述存储器控制器输 出的行地址的最上位比特来生成对于确定成为上述访问对象的存储器单元来说所缺少的 列地址的最上位比特，将生成的该列地址的最上位比特输出到上述存储器。
全文摘要
本发明提供一种存储器模块以及存储器用辅助模块。在存储器模块中，即使不是在从存储器控制器输出的存储体地址的比特数、行地址的比特数以及列的比特数与为了确定成为访问对象的存储器单元而使用的存储体地址的比特数、行地址的比特数以及列的比特数分别匹配的情况下，也能够访问存储器模块的所有存储器单元，并且，使存储器模块正常地进行动作。存储器模块(100)具备SDRAM(110)、地址生成电路(120)。地址生成电路(120)使用从存储器控制器(12)输出的行地址的最上位比特来生成对于确定成为访问对象的存储器单元来说所缺少的最上位比特的存储体地址BA2，将所生成的存储体地址BA2输出到SDRAM(110)。
文档编号G06F12/06GK102077180SQ20098012554
公开日2011年5月25日 申请日期2009年7月3日 优先权日2008年7月3日
发明者汤浅香 申请人:巴比禄股份有限公司