专利名称：用以修复存储器的方法与装置的制作方法
技术领域：
本发明是有关于集成电路存储器。尤其，本发明 是有关于修复 一 存储器中的失效位置的数据。
背景技术：
对于 一 只读存储器而言，典型地若发现在编程使 用者数据至存储器之后并未剩下足够的数据读取边
界，贝u可以利用重复方式取代边界阵列的存储单元
重复方式可以增加产率，但是将需要测试机分析所修
复的存储地址，并且将数据再次编程至重复的存储单
元因此可以预见的，测试时间势必要拉长，并且测
试内容会变得更复杂因为若每存储曰 曰曰片員有不同
的失效存储地址，则测试机台无法同时测试多片存储 晶片。同时，欲分析每 一 存储晶片上的失效地址将会 需要许多时间。《明内容
本明的巨的是为提供——*集成电路、以及有
指令集以控制此集成电路的控制电路，集成电路有
多组存储单元，而控制电路则是孝禺合至此多组存储单
元多组存储单元包括第一组存储单元而在集成电
路的正常操作时储存数据，第组存储单元是可
取代第组存储单元失效位置的数据，以及第二组存
储单元是储存第组存储单元的失效位置。在某匙
实施例中，至少第组与第组存储单元是为非易失
性存储单元。在各实施例中，不同组存储单元是位于
同 一 阵列或不同阵
路是 元取 储单 数据
控制电路 由将第一 代而 的
的 组
指 存
令 储
单
包
元
括 的
/1;
效
元
指 在
回应至修 失效位置 而此数据量是称 组存储单元的失效位置
些实 必须
施 与
复指令控制电
位置以第组存储单
指令是忽略第组存
例中，此忽略将减少
集成电路相互传输以
在某些实施例中，控制电路是由从第三组存储单
元读取第组存储单元的失效位置，而回应至修复指
令在此方法中，控制电路可获知第 一 组存储单元的
失效位置，而这些失效位置则必须被取代。
某胜控制电路的实施例中，指令集还包括测试指令。控制电路是由检测第 一 组存储单元的数据是否
符合边界需要 (margin requirement), 而回应至测试 指令。此外，某些实施例中是由将第 一 组存储单元的 失效位置储存于第三组存储单元中，而回应至测试指
本发明的另 一 目的，是有关于用以平行测试集成 电路的方法，包括下列步骤
从 一 测试机传送 一 修复指令至多数个正在进行测
试的集成电路。每 一 集成电路是由以每 一 集成电路中
的 一 第二组存储单元替换每 一 集成电路中的 一 第 一 组 存储单元的失效位置的数据，而回应该修复指令。此
修复指令忽略任 一 集成电路中的第 一 组存储单元的失
效位置。在某些实施例中，每 一 集成电路是由从每一
集成电路的第三组存储单元读取第 一 组存储单元的失 效位置，而回应至修复指令。由于修复指令会忽略存
储单元的失效位置，而此失效位置可能专 一 于每 一 集
成电路，因此在某些实施例中，同 一 指令是传送至每 一集成电路。
某些实施例还包括下列步骤
从测试机传送 一 测试指令到多个正在进行测试的
集成电路。每 一 集成电路是由检测第 一 组存储单元的 数据是否符合边界要求，而回应至测试指令。在某些实施例中，每 一 集成电路是藉由将第 一 组存储单元的 失效位置储存于第三组存储单元中，而回应至测试指 令。在某些实施例中测试指令是在修复指令之前即已 传送。
本发明的另 一 目的，是为 一 种测试集成电路的方 法，包括下列步骤
在 一 正在进行测试的集成电路中，从 一 测试机接 收 一 修复指令。此集成电路是藉由以集成电路中的--第二组存储单元取代集成电路中的 一 第 一 组存储单元 中的失效位置的数据，而回应至修复指令。此修复指 令是忽略该集成电路中的该第 一 组存储单元的失效位 置。在某些实施例中，此集成电路是进 一 步由从集成 电路中的第三组存储单元读取第 一 组存储单元的失效 位置，而回应至修复指令。
某些实施例还进 一 步包括下列步骤
在正在进行测试的集成电路中，从测试机接收一
测试指令。此集成电路是由检测第 一 组存储单元的数 据是否符合边界要求，而回应至测试指令。在某些实
施例中，此集成电路是由将第 一 组存储单元的失效位
置储存于 一 第三组存储单元中，而进 一 步回应至该测 试指令。在某些实施例中，测试指令是在修复指令之 前即已传送。本发明各种目的的其它实施例是揭露于说明书中。
为让本发明的上述特征和优点能更明显易懂，下 文特举多个实施例，并配合附图，作详细说明如下， 其中
图1是 一 方块图，绘示从 一 测试机传送 一 修复指
令至 一 集成电路，且此集成电路从此测试机接收此修 复指令。
图2是 一 方块图，绘示 一 测试机传送 一 测试指令 至 一 集成电路，且此集成电路从此测试机接收此测试 指令。
图3是 一 方块图，绘示 一 测试机以平行方式传送 一修复指令至多个集成电路，且此多个集成电路以平 行方式从测试机接收此修复指令。
图4是为 一 方块图，绘示 一 测试机以平行方式传 送 一 测试指令至多个集成电路，且此多个集成电路以 平行方式从测试机接收此测试指令。
图5是 一 方块图，绘示 一 例示集成电路，其包括 用以取代失效存储单元而回应至 一 修复指令，此修复 指令是忽略失效的位置。
具体实施例方式
图1是为 一 方块图，绘示 一 测试机传送 一 修复指
令至 一 集成电路，且该集成电路从此测试机接收此修
复指令。 一 测试机传送 一 修复指令1 0 5 ，而此修复
指令105则是被集成电路110所接收此修复指
令1 05并未指明需要修复的失效存储器地址。
集成
电路110員有多组存储单元:第组存储单元1 2
0 、第~~■组存储单元i2 2 、以及第二组存储单元1
2 4 ，这些存储单元是锂a至 不内 口 ￡b存储单元控制电路1 3
0 。虽然在图中这几组存储单元是画在起，但是在
不同实施例中，这几组存储单元可以是邻近的、非邻
近的、或选择性地邻近(例如，第组存储单元1 2
o与第组存储单元i2 2 ，第组存储单元1 2 2
与第三组存储单元i24 ，以及第组存储单元1 2
0与第二组存储单元12 4)。修复指令105并未指
明待修复的失效存储单元地址，但是存储单元控制电
路1 30是A人第二组存储单元读出第组存储单元1
2 0的失效位置，例如无法符合边界要求的该些位置。 在不同实施例中，这几组存储单元是均为非易失性、 均为易失性、或选择性地为非易失性存储器。第 一 组
存储单元1 2 Q失效位置的数据在有需要时，是由第二组存储单元1 22取代。地址的取代在图中是以从
存储单元控制电路1 3 0指向这几组存储单元的箭号
指针1 6 0与1 6 2所示意。在有需要的时候，指向
第 一 组存储单元1 2 0的失效位置1 6 2的地址，是
由第二组存储单元1 2 2的替代位置1 6 0所取代。
图2是为 一 方块图，绘示 一 测试机传送 一 测试指
令至 一 集成电路，且集成电路从测试机接收此测试指
令。测试指令是在修复指令之前传送。
一 测试机1 0
0传送 一 测试指令2 Q 5 ，其是由 一 集成电路1 1 0
所接4夂存储器控制电路130试第-■组存储单
元120的失位置，例如该胜无法符合边界要求的
位置。第组存储单元1 20的失效位置是储存于第
三组存储单元124的中。第^■组存储单元120的
失效位置是以从控制电路130指向第一组存储单元
1 20的腔 百IJ号162所示意，地址是为指向第组
存储单元120的失效位置162
图3是为 一 方块图，绘示 一 测试机平行传送 一 修 复指令至多个集成电路，且此多个集成电路是以平行 方式从测试机接收此修复指令。图3中的修复操作是 与图1的修复操作类似，但是以平行方式而在多个集
成电路中发生，包括集成电路1 1 1 、集成电路1 1
2、集成电路l 1 3、集成电路l 1 4、集成电路l1 5 。修复指令会忽略在每 一 集成电路中的第 一 组存 储单元的失效位置，而支持平行操作。
图4是为 一 方块图，绘示 一 测试机平行传送 一 测 试指令至多个集成电路，且此集成电路以平行方式从 测试机接收测试指令。在图4中的测试操作是类似于 图2的测试操作，但是以平行方式而在多个集成电路
中发生，包括集成电路1 1 1 、集成电路1 1 2 、集
成电路l 1 3、集成电路l 1 4、集成电路l 1 5。
图5是为 一 方块图，绘示 一 例示集成电路，包括
一控制电路而取代失效存储单元以回应至 一 修复指 令，修复指令是忽略失效位置。
集成电路55 0包括 一 存储单元阵列50 0，苴
中有失效位置的存储单元是被取代而回应至一修复
命令，修复命令并未指明失效地址地址是由总线5
05而供应至行译码器5 0 3与列译码器50 1方
块50 6中的感测放大器与数据输入结构是经由数
据总线507而耦合至行译码器503 。数据是从集
成电路550的输入/输出端口或苴 z 、它集成电路55
0内部或外部的数据来源，经由数据输入线5 11而
传送至方块506的数据输入结构数据是从方块5
06经由数据输出线5 1 2而传送至集成电路550
输入/输出端口 、或其它集成电路550内部或外部的数据目的地。控制电路5 09亦具有编程、擦除、以
及读取偏压安排状态机器，可取代存储单元阵列5
00中的失效位置
虽然本发明是已参照较佳实施例来加以描述，将
为我们所了解的是，本发明的创作并未受限于详细
描述内容。替换方式及修改样式是已于先、 刖描述中所
建议，并且其它替换方式及修改样式将为熟习此项技
术的人士所思及。特别是，根据本发明的结构与方法
所有且 z 、有实质上相同于本发明的构件结合而达成与本
发明实质上相同结果者皆不脱离本发明的精神范畴
因此，所有此等替换方式及修改样式是忌欲落在本发
明于随附权利要求及其均等物所界定的范畴之中任
何在目IJ文中提及的专利申请案以及印刷文本，均曰 疋列
为本案的参考。
权利要求
1.一种集成电路，其特征在于，包括一第一组存储单元，其是用以在该集成电路正常操作时储存数据；一第二组修复存储单元，其是用以替换该第一组存储单元中的失效位置的数据；一第三组存储单元，其是用以储存该第一组存储单元的失效位置；控制电路，其是耦合至该多组存储单元，该控制电路具有一指令集，其包括一修复指令，其中该控制电路是由以该第二组存储单元替换该第一组存储单元的失效位置，而回应该修复指令，且该修复指令忽略该第一组存储单元的失效位置。
2 .如权利要求1所述的集成电路，其特征在于，其中该控制电路是由从该第三组存储单元读取该第-一 组存储单元的失效位置，而回应该修复指令。
3 .如权利要求1所述的集成电路，其特征在于， 其中该第 一 与第二组存储单元是为非易失性存储单 元。
4 .如权利要求1所述的集成电路，其特征在于， 其中该控制电路的该指令集还包括一测试指令，其中该控制电路是由检测该第 一 组 存储单元的数据是否符合边界要求，而回应至该测试 指令。
5 .如权利要求1所述的集成电路，其特征在于， 其中该控制电路的指令集还包括一测试指令，其中该控制电路是由检测该第一组存储单元的数据是否符合边界要求、并且储存该第—组存储单元的失效位置于该第三组存储单元中，以回应至该测试指令。
6 . —种用平行方法测试集成电路的方法，其特征 在于，包括从 一 测试机传送 一 修复指令至多个正在进行测试 的集成电路，其中每一该多个集成电路是由以每一该 多个集成电路中的一第二组存储单元替换每一该多个 集成电路中的一第一组存储单元的失效位置，而回应 该修复指令，且该修复指令忽略任 一 该集成电路中的 该第 一 组存储单元的失效位置。
7. 如权利要求6所述的用平行方法观1」试集成电路的方法，其特征在于，其中每 一 该多个集成电路是由从每一该数个集成电路中的一第三组存储单元读取该第 一 组存储单元的失效位置，以回应至该修复指令。
8. 如权利要求6所述的用平行方法测试集成电路的方法，其特征在于，其中每 一 该数个集成电路中的该第一组与该第二组存储单元是为非易失性存储单元。
9. 如权利要求6所述的用平行方法测试集成电 路的方法，其特征在于，其中还包括从该测试机传送 一 测试指令至多个正在进行测试 的该集成电路，其中每 一 该数个集成电路是由检测该 第一组存储单元的存储数据是否符合边界要求，而回 应至该测试指令。
10. 如权利要求6所述的用平行方法测试集成 电路的方法，其特征在于，其中还包括-从该测试机传送 一 测试指令至该多个正在进行测 试的该集成电路，其中每 一 该多个集成电路是由检测 该第一组存储单元的存储数据是否符合边界要求、并 且储存该第 一 组存储单元的失效位置于该第三组存储 单元中，以回应至该测试指令。
11. 如权利要求6所述的用平行方法测试集成 电路的方法，其特征在于，其中还包括在从该测试机传送该修复指令之前，传送 一 测试指令至该多个正在进行测试的集成电路，其中每 一 该多个集成电路是由检测该第 一 组存储单元的数据是否 符合边界要求、并且在每一该多个集成电路中将该第 一组存储单元的失效位置储存于 一 第三组存储单元 中，以回应至该测试指令。
12. 如权利要求6所述的用平行方法测试集成电路的方法，其特征在于，其中从该测试机传送至每 一该多个集成电路的该修复指令是完全相同。
全文摘要
本发明是揭露一种用以修复存储器的方法与装置，会从一测试机所传送的一修复指令，是致使一正在进行测试的集成电路将此集成电路中的一第一组存储单元的失效位置，由此集成电路中的一第二组存储单元所取代，而此修复指令是忽略此集成电路的第一组存储单元的失效位置。
文档编号G11C29/44GK101303899SQ200710186099
公开日2008年11月12日 申请日期2007年11月15日 优先权日2007年5月7日
发明者洪俊雄, 罗思觉, 郭乃萍, 陈汉松 申请人:旺宏电子股份有限公司