动态随机存取记忆电路、集成电路与读写存储器单元方法

专利名称：动态随机存取记忆电路、集成电路与读写存储器单元方法
技术领域：
本发明是涉及一种用以加快动态随机存取存储器(dynamic random access memory, DRAM)的操作速度以及增进其效能的电路与方法，特别涉及嵌入 于具有其它功能或其它存储器种类的集成电路中，例如嵌入具有使用者自订 的逻辑、处理器、接口函数等功能的集成电路的嵌入式DRAM。
背景技术：
高度整合的半导体电路近年来变得越来越重要，尤其是在产生以电池供 电的装置的领域中，例如列移动电话、携带型计算机，例如膝上型计算机、 笔记本型计算机、个人数字助理(personal digital assistant, PDA)等、无线电子 邮件端、MP3音讯与视讯播放器、携带型无线网络浏览器等，并且越来越多 这类的集成电路具有内建式的数据储存装置。如同熟悉此技术人员所公知 的，这样的储存装置可使用动态存储器，其提供数个储存单元阵列，并且各 单元由电容与相邻的存取晶体管形成。动态存储器(DRAM)提供极佳的电路 密度并且通常作为处理器的快速存取存储器，例如第一级高速缓存或缓存存 储器(scratchpad memory)。在传统技术中，以集成电路产生这些DRAM的技 术是使用可产生最佳空间并节省功率的DRAM装置的特定半导体工艺技术。
随着半导体工艺技术的进步，半导体工艺允许DRAM整合于大型且高 度整合的芯片中，通常称之为芯片上系统(system on chips, SOCs或system on a chip, SOC)。这些嵌入式DRAM(或embedded DRAM， e-DRAM)通常用以作 为处理器旁的快速存储器，例如高速缓存、快取缓存存储器、或用以减少或 消除离散DRAM装置的需求。可携带式装置还为高度整合芯片或SOCs的重 要应用。这些装置包括移动电话、口袋型计算机、个人数字助理等类似产品。
图1显示传统存储器单元11。对于常见的动态存储器， 一个存取晶体管 Ts耦接至数据线DL，或通常称之为位元线BL，用以反应在存取晶体管栅极 端的控制电压，将之传送至耦接于存取晶体管以及电压Vs之间的储存电容
Cs。根据传统技术中公知的DRAM特殊设计，用以作为储存电容的电位的 电压Vs可为一接地电压或一正电压。存取晶体管Ts的栅极耦接至多个字元 线WL之一，其中字符线通常又称作行或行线(rowlines)。这些线通常以列或 行的形式跨越DRAM阵列，因此称之为行线。典型的DRAM可具有数千个 图1中所示的存储器单元11。这些单元会被排列成一个或多个矩阵，并且位 元线BL(或数据线DL)会被安排于多个间隔的列，但通常不会与安排于多个 行的位元线WLC或行线:)垂直。
储存电容可用多种方式制作，在传统技术中使用平面电容，近年来形成 于存取晶体管上的绝缘层与金属层中的冠状电容还用于增加阵列的密度(每 平方单位硅面积上的位元数)。其它以类似于将沟渠形成于存取晶体管旁的基 底的电容形成技术也为所属领域所公知的传统技术，并且也可用于增加每单 位硅面积的电容数。
图1中的储存电容Cs可用于储存代表着逻辑数据数值的电荷。对应于 储存的电荷的电压值可根据DRAM的设计被指派成逻辑1或0。在单元节点 Cn的电压相当于储存电容的跨压。当某特定单元的存取晶体管Ts通过在其 栅极给予适当的电压而瞬间导通时，储存电容可被耦接于一数据数值的一控 制电路写入，用以将此位储存于位元线BL上，其中给予存取晶体管栅极的 电压也就是耦接到存储器单元11的字符在线的控制电压。当读取此数值时， 存取晶体管会导通并且位元线BL上不会供应电压或简单的偏压，此时电容 会通过存取晶体管放电，以将其储存的电压提供给位元线BL，位元线BL接 着耦接至用以感测电压电平并放大到可代表逻辑数值的一适当电压值的一 感测放大器(图中未示)，此电压接者耦接至输入/输出电路，其中此输入/输出 电路耦接至数据线DL使得读取到的数据可被使用。
由于储存电容Cs具有固有的漏电流，存储器单元11必须周期性地由控 制电路刷新(refresh)。刷新的周期可由外部处理器控制。在电流存储器产品 中，还常利用电路板上的控制器周期性刷新储存电容。刷新为一个读取与写 入的存取周期，当需要进列刷新时(根据上次刷新的时间或存取周期)，其自 多个存储器阵列读取储存的数值，储存的数据被读出，并由感测放大器放大， 并且写回至单元。由于一晶体管或类似存储器单元11的1T单元需要通过刷 新为持储存的数值，使用这类单元的存储器因此称为"动态"存储器。动态
存储器比静态存储器(例如静态随机存取存储器static random access memory, SRAM)需要更多的控制电路，但相较于SRAM单元，DRAM的尺寸可允许 每单位硅面积储存更多的位。非挥发式存储器Cnonvolatile memor)O也可用于 储存数据，例如电子可抹除可编程序只读存储器(electrically erasable programmable read only memory, EEPROM )、 闪存(flash memory)等。这些存 储器也需要控制电路，并且其单元的面积比DRAM单元11还大。这些其它 种类的存储器并不需要刷新的动作，并且通常称之为"非挥发式"存储器单 元。重要的是，动态存储器当没有电源供应时会遗失数据，而非挥发式存储 器在此情况下仍可维持数据。静态随机存取存储器单元是由晶体管闩锁器组 成，因此只要电源有提供时就可保持数据，但当电源不提供时仍然无法保持 数据。 一种让具有非常快存取速度的SRAM可类似于非挥发式存储器保持数 据的方法，其为利用一电池作为SRAM的备用电源，用以在系统失去电源时 维持存储器的电力。以上介绍的存储器种类中，DRAM具有最佳的密度，因 此为用以存取任何数量数据的最理想存储器。
图2显示传统技术中使用多个如图1所示的存储器阵列的DRAM阵列 平面简图。DRAM31具有多个存储器阵列35，各存储器阵列35中包括多个 存储器单元ll。存储器阵列35排列成多个列与行，各列与一位的数据字符 结合。输入/输出缓冲器39耦接数据线(图中未示)至数据总线，其中数据线 依照列(column)的方向布局。字符线译码器33根据地址值活化(activate)与行 结合的字符线，其中与行结合的字符线位在存储器阵列35内的存储器单元 11中。各存储器单元的阵列耦接至一感测放大器37，其中感测放大器接收 两条数据线，此两条数据线通常称为位元线(BL)以及互补位元线 (complementary bit line, ZBL)。在图2中显示单一存储器库(memory bank), 因此只有一对位元线耦接至各列。控制逻辑41提供多个信号至感测放大器 以及输入/输出缓冲器39，使得在输入/输出端口的数据可被写入至存储器单 元中适当的列，或使得可自存储器单元中适当的列读取被储存的数据至输入 /输出缓冲器39。图2中所需的操作与电路都为传统技术所公知的。
图3显示传统技术中另一个DRAM阵列平面简图，其中DRAM阵列使 用分割的字符线或数据线，用以在两个存储器单元库中共享感测放大器。在 图3中，DRAM阵列51具有上存储器库与下存储器库，上存储器库包括多
个存储器单元阵列55而下存储器库包括多个存储器单元阵列59，其中存储 器单元阵列55与59分别具有排列成多个列与行的如图1中所示的存储器单 元，各存储器单元阵列55与59具有一对位元线或数据线BL与ZBL，上存 储器库的字符线译码器531提供适当的电压至适当的位元线或行线(图中未 示)用以读取与写入一行具有地址的存储器单元。感测放大器57共享于上存 储器库与下存储器库之间。下存储器库的字符线译码器532显示于图中的下 半部分用以提供所需的字符线信号用以寻址下存储器库中存储器阵列59的 一行存储器单元。下存储器库的数据线或位元线也选择性耦接至相同的感测 放大器57使得在此结构中的各列形成"分割"的位元线。虽然在此仅介绍 两个存储器库，但实际上可具有更多的存储器库。传统技术中完整的DRAM 在一个简单的装置中可包括数千个、甚至数百万个单元。输入/输出缓冲器 61接着提供输出数据至数据总线、或自数据总线取得输入数据，用以耦接至 DRAM。地址线会被译码用以选择被活化的行以及选择被用于一特定周期的 部分列位元线。列地址电路根据地址位的数值选择正确的列与其分割的部 分。
图2与图3中所示的DRAM单元布局可描绘出典型DRAM集成电路的 主要区块。然而越来越多DRAM电路嵌入于专用集成电路(application specific integrated circuit, ASIC)，因此称为SOC或芯片上系统装置、客制化 集成电路等。图4显示传统技术中具有嵌入式DRAM区块的专用集成电路 IC1的主要区块布局。除了嵌入式DRAM区块A，专用集成电路IC1还包括 使用者定义逻辑65、外部存储器控制器67、输入/输出缓冲器69、可用于临 时文件的嵌入式SRAM区块B、以及可作为可编程处理器的微处理器核心 63，其中处理器可例如数字信号处理器、或其它如精简指令集计算器(reduced instruction set computing, RISC)等常见的处理器。设计者可在此区域实施所需 的函数用以将电路针对某些特定应用最佳化，例如PDA、数字相机、移动电 话、音乐播放器、广播、或其它熟悉的应用。
使用改进的半导体工艺技术使得嵌入式DRAM以及其它存储器区块在 目前专用集成电路或半导体客制化IC制作中更具吸引力。改进的绝缘层与 埋层(buried layer)技术结合改进的光刻技术(photolithographic)、以及集成电路 不同区域的非对称工艺，可以在单一片硅上提供不同的应用，例如在布局于集成电路的一部分的DRAM区块提供更小尺寸的晶体管与电容，同时制作 集成电路的另一部分以产生较大的晶体管、甚至模拟元件例如电阻。这些优 点使得具有效率且高密度的嵌入式DRAM阵列变的越来越重要。
图5显示传统感测放大器的电路图以及用于如图1所示的存储器单元11 的一选择电路。在图5中，预先充电/等化电路具有晶体管TN3、 TN4与TN5， 以及控制线BLEQ。此电路在活化时由控制线BLEQ控制，并通过晶体管TN4 与TN5将电压VBL(预先充电/等化电压)耦接至一对区域位元线BL与ZBL。 在操作时，预先充电电路也扮演一均衡器电路，并且通过晶体管TN3将两端 点耦接在一起以保证区域两位元线相等。
区域位元线BL与ZBL(通常称为位元线与互补位元线)、或称为数字线 (digitline)或DL与DLZ，耦接至由晶体管TN1、 TN2与TP1、 TP2形成的感 测放大器，其中晶体管TN1、 TN2、 TP1与TP2形成跨接的闩锁器。在操作 时，感测放大器在存储器周期的某特定时间通过供应正确的电压至线SP与 SN致能(enable)。这些线在图中延伸横跨由位元线BL与ZBL形成的列，用 以表示这些线延伸至DRAM阵列中结合其它对位元线的其它感测放大器(图 中未示)。PMOS晶体管TP1与TP2(通常为上拉晶体管)在感测时耦接至正电 位，例如Vdd或Vcc、或通常耦接至电压较小的正电位Vdd/2，而相反地， 感测放大器的NMOS晶体管TN1与TN2(通常为下拉晶体管)在感测时耦接 至地或一负电位例如Vss。当感测放大器自位元线感测数据时，既定的电压 可产生于线SP与SN，并且感测放大器中由跨接的两反相器(分别由TN1与 TP2、TN2与TP1组成)组成的闩锁器感测出现于区域位元线BL或ZBL之一 的小电压。这个小电压是由被选择的存储器单元的储存电容(由图中未示的对 应字符线选择)放电所形成的。由跨接的反相器形成的闩锁器接着闩锁接收到 的小信号并且将它放大至一完整的逻辑电压电平，接着可由输入/输出缓冲器 (图中未示)观测，其中耦接至总体位元线的输入/输出缓冲器会在某个时间周 期通过以下将介绍的位元线选择电路的操作耦接至区域位元线。感测放大器 的输出会在区域位元线被接收，并且将位元线BL与ZBL以电压区分， 一条 线会降低至一低逻辑电压电平，而另一条线会自起始等化电压升高至高逻辑 电压电平。值得注意的是仅一条区域位元线会自被选择的存储器单元接收电 压，感测放大器发现读取数据(无论是正小电压或负小电压)与其它保持在等化电平的位元线的差异，并且放大此差异以区分两位元线。
晶体管TN6与TN7为通闸晶体管，其根据位元线选择控制线SSL耦接 区域位元线BL与ZBL至总体位元线GBL与ZGBL。在操作时，选择控制 线SSL会在读取或写入周期的特定部分中活化。在读取操作中，选择控制线 SSL会将TN6与TN7致能，使得来自感测放大器并且目前出现在区域位元 线BL与ZBL的被放大的电压耦接至总体位元线GBL与ZGBL。在写入的 操作中，由耦接至总体位元线GBL与ZGBL的输入/输出缓冲器所得到的数 据会进一步通过晶体管TN6与TN7耦接至区域位元线BL与ZBL，并且当 用以活化存储器单元的字符线未活化时(inactivate)，写入的数据会被储存于 被选择的存储器单元的储存电容。
在传统的存储器单元读取操作中，区域位元线的电压必须足够大以克服 当选择控制线SSL将区域位元线与总体位元线耦接在一起时总体位元线上 任何余留的电压。由于区域位元线来自存储器单元中储存电容的小电压不足 以克服外部电压，操作选择电路的信号时机必须控制在选择晶体管TN6与 TN7未被选择控制线SSL致能的状态，直到感测放大器具有足够的时间自被 选择的存储器单元感测小信号电压，并且接着在区域位元线BL与ZBL上放 大被感测的电压。
若被选择的存储器单元(由活化的字符线或行线选择)特别的脆弱，或读 取周期被縮短太多，存储器单元会发生"读取干扰"的错误。存储器单元的 读取错误代表储存在单元中的数据可能会由于出现在区域位元线的电压经 由自总体位元线耦合至区域位元线的外部电压错误地改变或干扰，使得储存 在单元中的数据数值随之错误地被更改。由于DRAM单元具有破坏性的读 取特性，每个读取周期中会伴随一个"写回"的动作，也就是读取周期会将 被选择单元中储存电容放电至区域位元线，而被选择单元中的储存电容会再 被充电。此充电电压是由目前由于感测放大器的操作而出现于区域位元线的 放大过的电压所提供。然而，若在读取周期中区域位元线的电压被错误的修 改，写回储存单元的电压会是错误的。在这种情况下，当下次读取这个储存 单元时，会得到错误的数据。"读取干扰"或"单元干扰"为DRAM相关 技术中公知的问题。
图6显示传统DRAM存储器单元的读取操作时序图。在传统的DRAM
读取操作，读取周期开始于当被选择的存储器单元的字符线活化时。在图6
中，字符线WL在低电压电平时为活化(activate)，因此读取的周期开始自字 符线下降至低于一阈值的电平，并且结束于电压值回升到原本电压。在此例 子中，周期时间为3.3毫微秒(nanosecond)。
在图6中，当字符线WL下降后，区域位元线开始分隔成起始与等化过 的值。随着单元电容放电至区域位元线，其中一条位元线会下降至低于等化 过的值，而另一条会上升至高于等化过的值。随着单元被存取至区域位元线 的初始化时间，感测放大器会被致能。感测放大器接着会闩锁此小信号差动 电压，并放大的使得区域位元线可分隔更开，也就是两区域位元线之间的差 动电压会被感测放大器放大。随着时间tR开始，这样的放大可由图6中看 出，其中标示着"区域位元线"的两条线会随着时间分开， 一条线往高电压 偏移，而另一条往低电压偏移，以形成完整的逻辑电压电平。当经过一既定 时间，图6中标记为SSL的选择控制信号会转为活化，在此实施例中这条线 在高电压电平为活化。当选择控制线SSL通过晶体管TN6与TN7的一阈值 电压值， 一对总体位元线耦接至区域位元线对。在图6中可看出，若两总体 位元线，或其中之一在读取周期前具有一电压值，因为此时区域位元线与总 体位元线耦接在一起，读取干扰就会因而产生。若感测放大器不具有足够的 时间在SSL活化前于区域位元线产生强大的电压，就会产生如以上介绍的错 误操作。在图6中所示的实例中可以看出，当位元线的电压被总体位元线的 放电干扰时， 一个电压隆起(hump)出现在其中一条区域位元线。
传统技术中克服这些问题的方法，尤其是克服或避免读取干扰的方法为 通过延长选择控制信号插入前的延迟或写入时间，使得在选择控制线耦合总 体位元线至区域位元线前，区域位元线有足够的时间产生足够大的电压。这 个方法大体加长DRAM的读取周期，使得DRAM阵列的运作变慢，于是难 以实施于较高速的DRAM。这个方法可实施于图5的电路，其中总体位元线 自一条需要通过感测放大器晶体管下拉电路放电的区域位元线接收到一 "低"电压。即使如此， 一些存储器单元可能较其它存储器单元具有较高的 漏电荷，因此形成"脆弱"的存储器单元(在读取周期输出的小信号更小)， 并且这些单元仍会遭受到一些"干扰"。由于这些影响无法在制作过程中完 全被观察，即使执行大规模的测试与预烧周期(bum in cyde)用以试着减少较
脆弱的集成电路，读取干扰错误仍会持续发生在DRAM中。读取周期时间 因此被延长以保证装置可被适当地操作，因此导致DRAM的操作较理想速
1在传统写入操作中，选择控制线SSL用于耦合出现在总体位元线的写入 数据至被选择的一对区域位元线，例如图5中的BL与ZBL。在写入周期中， 区域位元线会充电至完整的Vdd /Vcc电平以保证完整的电压可储存于寻址 的储存单元，并且在传统的DRAM中，等待区域位元线完整上升至Vdd的 时间也会增加写入周期的时间。这样必须等到选择控制线SSL通过图5中所 示的通闸晶体管TN6与TN7耦合写入数据至区域位元线才能开始的写入周 期时间会使得传统DRAM的操作更慢。
传统技术中，读取干扰的问题以及存储器列选择电路的相对长写入与读 取周期时间的问题，无论是否实施成离散体集成电路，都会发生在DRAM 以及嵌入式DRAM存储器阵列。随着整合装置在高等集成电路的设计中增 加，嵌入式DRAM的使用也越来越普遍，但独立的DRAM芯片在存储器芯 片市场中仍然非常重要。随着半导体工艺技术持续往小尺寸发展，快速 DRAM的需求也随着逻辑晶体管的切换速度增加而增加。也就是随着处理器 的速度增加，存储器的速度也必须随之增加。为了使DRAM与嵌入式DRAM 可跟上处理器或系统电路的速度，必须縮短DRAM的周期时间。
因此，需要一种改进的DRAM电路以及方法可大体维持传统技术的布 局效率以及紧密性，并提供有效解决位元线的读取千扰的方法，同时仍维持 适当的噪声容限并保持正确的数据、提供加快的DRAM存取时间、有效率 的操作、以及在嵌入式或离散DRAM电路中有效率地使用硅面积。

发明内容
本发明的实施例提供一些形成改进的选择电路与感测放大器电路以及 对应的方法使用于集成电路的DRAM中，用以解决或避免以上问题，并达 到技术上的优点。这些改进的电路与方法解决总体位元线与区域位元线耦接 造成的读取干扰问题，并且与传统技术的DRAM相比提供了更快的写入与 读取周期。
根据本发明的一优选实施例，DRAM中的位元线选择电路包括一对耦接
的晶体管在读取周期将总体位元线耦接至被选择的一对区域位元线。另一对 耦接的晶体管在写入周期用以将总体位元线的数据写入被选择的一对区域 位元线。由于读取周期与写入周期的时间可独立被最佳化，因此使用分离的 读取与写入选择线可改善周期时间。
根据本发明的另一优选实施例，DRAM阵列中的区域位元线组在读取周
期的某一时间，以及在写入周期的另一时间耦接至总体位元线组，用以将时
间最佳化以因此减少时间周期并且加快DRAM存储器的操作速度。
根据本发明的另一优选实施例，提供一嵌入式DRAM作为集成电路的 一部分，此集成电路也包括逻辑电路或其它功能，例如非挥发式存储器、数 字信号处理器、模拟至数字转换器、SRAM等。嵌入式DRAM可通过使用 分离的写入选择电路与读取选择电路耦接区域位元线组至总体位元线组，以 达到高存取速度，并且縮短周期时间。
根据本发明的另一优选实施例，提供一种DRAM集成电路具有多个动
态存储器单元存储器阵列，各依照列与行排列，并且各具有通过分离的写入 选择晶体管与读取选择晶体管的选择电路耦接至总体位元线的区域位元线
组用以改善周期时间。较佳的DRAM集成电路实施例由于本发明的优点而 具有较快的操作速度。
根据本发明的另一优选实施例， 一种操作DRAM的方法包括通过提供 分离的读取与写入选择电路与控制线而于读取与写入周期耦接区域位元线 至总体位元线。读取周期包括耦接电压即将被拉低的总体位元线至一接地点 用以提供一放电路径快速将既存电压放电。写入周期包括耦接总体位元，并 在写入周期中很早将数据写入区域位元线，因此縮短区域位元线达到完整逻 辑0与l所需的写入周期时间。通过縮短写入与读取周期时间，本发明可提 供较快的DRAM操作速度。
根据本发明的另一优选实施例， 一种具有DRAM的集成电路包括嵌入 式DRAM，其具有新颖的选择电路以及各种其它的功能包括处理器、额外的 嵌入式SRAM区块、输入/输出电路、频率电路、数字至模拟转换器、模拟 至数字转换器等，以在芯片上形成较大的系统。
本发明提供一种动态随机存取存储器电路，包括多个存储器单元，排 列成多个阵列并且耦接至多个字元线与多条区域位元线，其中上述区域位元
线安排成多个区域位元线对，各上述区域位元线对包括一条区域位元线与一 条互补区域位元线，各存储器单元包括一储存电容，各存储器单元耦接至上 述字符线之一以及上述区域位元线对之一；多个感测放大器，具有一对差动 感测端点，各上述感测放大器耦接至上述区域位元线对之一，其中一第一感 测端点耦接至上述区域位元线对中的上述区域位元线， 一第二感测端点耦接 至上述区域位元线对中的上述互补区域位元线，用以感测上述区域位元线对 之间的一差动电压，并且用以放大上述差动电压至一较大的差动电压值；多 个等化电路，耦接至各上述区域位元线对，用以将一既定电压耦合至上述区 域位元线，并且根据一控制信号将上述区域位元线耦接在一起；多个读取选 择电路，各上述读取选择电路耦接至各上述区域位元线对，用以根据一读取 选择信号将上述区域位元线与上述互补区域位元线分别耦接至一总体位元 线以及一互补总体位元线；以及多个写入选择电路，各上述写入选择电路耦 接至各上述区域位元线对，用以根据一写入选择信号将上述总体位元线的数 据耦合至上述区域位元线，以及将上述互补总体位元线的数据耦合至上述互 补区域位元线。
本发明又提供一种集成电路，具有一嵌入式动态随机存取存储器阵列， 包括 一输入与输出电路，用以接收且传送信号，上述信号包括数据信号； 一逻辑电路，用以执行耦合至上述数据信号的使用者定义函数； 一嵌入式动 态随机存取存储器电路，包括多个总体位元线对，各上述总体位元线对包 括一总体位元线与一互补总体位元线，用以接收上述输入与输出数据；多个 存储器单元，位于多个阵列中并且排列成多个列与多个行；多个字元线，耦 接至上述存储器单元并且以跨越列的方向布局以形成多个字元线行；多个字 元线对，各位元线对包括耦接至上述存储器单元的一区域位元线与一互补区 域位元线，并且以跨越上述存储器单元的上述行列的方向布局以形成多个列 行；至少一对区域位元线，耦接至各列的一感测放大器；多个字元线选择电 路，耦接至上述总体位元线，通过将数据写入上述区域位元线与上述感测放 大器以提供数据至上述存储器单元，以及通过自上述区域位元线读取数据并 将读取的数据传送至上述总体位元线以自上述存储器单元与上述感测放大 器读取数据；以及一控制电路，用以提供一读取选择控制信号与一写入选择 控制信号至各上述位元线选择电路；其中各上述位元线选择电路还包括一读
取选择电路用以根据上述读取选择控制信号将上述总体位元线与上述互补 总体位元线通过一对放电电路放电至一接地电位，以及一写入选择电路用以 根据上述写入选择控制信号将上述总体位元线与上述互补总体位元线的数 据分别耦合至上述区域位元线与上述互补区域位元线。
本发明又提供一种读取与写入存储器单元的方法，包括提供包括多个 存储器单元的一存储器单元阵列，各上述存储器单元包括一储存电容与一存 取晶体管并且排列成多个列与多个行，各上述存取晶体管具有一控制栅极耦 接至一字符线，各上述存储器单元具有一数据线耦接至上述字符线，上述储 存电容耦接于上述数据线与一参考电位之间，用以通过充电储存数据并通过 放电读取上述数据；将上述字符线成对排列并耦接至上述存储器单元，上述 字符线对包括一区域位元线与一互补区域位元线，并且上述区域位元线与上 述互补区域位元线对形成多个列行位元线，上述字符线形成多个行列字符 线，上述存储器单元位于上述字符线与上述区域位元线的交叉点并且位于上 述字符线与上述互补区域位元线的交叉点；提供一感测放大器给具有上述区 域位元线与上述互补区域位元线的各上述位元线对，用以根据上述字符线之 一变成启动时感测上述区域位元线与上述互补区域位元线之间的小电压，并 且用以放大感测到的上述小电压至一逻辑电压与一互补逻辑电压；提供一位 元线选择电路给各上述位元线对，上述位元线选择电路耦接于上述区域位元 线与上述互补区域位元线用以将上述位元线对耦接至一对总体位元线，上述 总体位元线对包括一总体位元线以及一互补总体位元线；以及提供一读取选 择控制信号用以在一读取周期操作上述位元线选择电路，并且提供一写入选 择控制信号用以在一写入周期操作上述位元线选择电路；其中上述位元线选 择电路根据上述读取选择控制信号将上述总体位元线之一通过一放电电路 放电至一接地电位，并且根据上述写入选择控制信号将上述总体位元线的数 据耦合至上述区域位元线，用以将自存储器单元感测到并被放大至上述区域 位元线以及上述互补区域位元线的信号输出至上述总体位元线与上述互补 总体位元线，以及用以在一写入周期将上述总体位元线与上述互补总体位元 线的输入数据输入至上述区域位元线与上述互补区域位元线用以储存至上 述存储器单元。


图1显示传统存储器单元。
图2显示传统技术中DRAM阵列的部分平面简图。 图3显示传统技术中具有两存储器库的DRAM阵列的部分平面简图。 图4显示传统技术中具有嵌入式DRAM区块以及其它电路的集成电路 简化方块图。
图5显示传统感测放大器与区域位元线选择电路的电路图。 图6显示传统DRAM存储器单元的读取操作时序图。 图7根据本发明的一优选实施例显示位元线选择电路的电路图。 图8是根据图7的本发明优选实施例显示位元线选择电路用于DRAM读 取操作的时序表。
图9是根据图7的本发明优选实施例显示位元线选择电路用于DRAM写 入操作的时序表。
图10比较根据本发明优选实施例所实施的写入操作周期与传统技术的 写入操作周期。
图11比较根据本发明优选实施例所实施的读取操作周期与传统技术的 读取操作周期。
其中，附图标记说明如下
11 存储器单元；
31、 51 DRAM;
33、 531、 532 字符线译码器；
35、 55、 59 存储器阵列；
37、 57 感测放大器；
39、 61、 69 输入/输出缓冲器；
41 控制逻辑；
63 微处理器核心；
65 使用者定义逻辑； 67 外部存储器控制器； A、 B 区块；
BL、 ZBL、 GBL、 ZGBE 位元线；
BLEQ 控制线；
Cn 单元节点；
CS 储存电容； IC1 专用集成电路；
RSSL、 WSSL 控制信号； SSL 位元线选择控制线；
SP、 SN 线； tCYC 周期；
TN1、 TN2、 TP1、 TP2、 TN3、 TN4、 TN5、 TN6、 TN7、 TN9、 TNIO、 TNll、 TN12、 Ts 晶体管； WL 字符线； Vs、 Vss、 VBL 电压。
具体实施例方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几
个优选实施例，并配合所附附图，作详细说明如下 实施例
图7是根据本发明的一优选实施例显示感测放大器与位元线选择电路的
电路简图。在图7中，晶体管TN3、 TN4与TN5以及控制线BLEQ如图5 所示根据控制线BLEQ的信号提供预先充电与等化的功能。晶体管TP1 、TP2、 TN1与TN2形成如图5所示的感测放大器。本发明第一优选实施例提出一读 取选择电路与一写入选择电路，其中读取选择电路包括晶体管TN9、 TNIO、 TN11与TN12、以及读取选择控制信号RSSL，并且写入选择电路包括晶体 管TN6、 TN7与控制信号WSSL。
在图7所示的电路的读取操作中，读取选择控制信号RSSL会随着读取 周期的开始活化，其当耦接区域位元线BL与ZBL之一的存储器单元的字符 线WL(图中未示)变成活化时会再度开始。随着存储器单元将其储存的电压 自储存电容放电，感测闩锁器开始放大在区域位元线之间观测到的电压差。 然而，与传统技术相反，读取选择控制信号RSSL变为活化的时间会晚于感 测放大器会变为活化的时间。由于改进的选择电路中的晶体管提供一放电路径用以将总体位元线放电至地，因此这样的实施是可行的，且避免了传统技术中读取干扰的问题。随着控制信号RSSL变为活化，图7中的晶体管TN12 与TN9耦合总体位元线至晶体管TN10与TNll。这些晶体管各为总体位元 线提供放电路径至地。随着区域位元线变成互补，当读取造成总体位元线变 成低电位时互补的区域位元线会在高电位。因此晶体管TN10会耦接至区域 位元线ZBL，并且当区域位元线ZBL为高电位时，总体位元线GBL会放电 至一低电位。对应的晶体管TNll耦接至区域位元线BL，并且当区域位元线 BL在读取周期中具有高电位时，晶体管TNll与晶体管TN12会提供一放电 路径将总体位元线ZBL下拉至低电位。根据此方法，可消除读取干扰的问题 并且读取选择线RSSL可在读取周其中更晚变成活化，也就是周期时间会縮 短，因此加速DRAM读取周期的操作。
在写入操作中，晶体管TN6与TN7会通过写入控制线WSSL变为活化 并且因此耦接出现于总体位元线GBL与ZGBL上的数据至区域位元线BL 与ZBL。由于读取选择控制线以及写入选择控制线在此实施例是分离的，不 像传统技术的选择电路，写入周期的时间可与读取周期的时间不同。写入选 择线WSSL可变为活化用以在周期中较早写入阵列中的特定列，也就是与传 统的写入周期相比，写入周期也可縮短，因此根据本发明的实施例所实施的 DRAM操作可以加速并且不具有任何的问题。
图8是根据本发明的优选实施例显示位元线选择电路用于DRAM读取 操作的时序表。在图8中，读取周期同样是3.3毫微秒。随着字符线WL降 低至其活化阈值，被选择的存储器储存单元开始放电至一条区域位元线BL 或ZBL并且形成小差动电压以区分这对区域位元线。读取周期随着感测放大 器被致能而开始，并且感测闩锁晶体管放大差动电压至一逻辑电压电平，如 图8所示区域位元线对开始分离。然而，相对于图6中所示的传统选择控制 线SSL，在此优选实施例中，读取选择线RSSL此时尚未变为活化。由于在 图7所示的实施例中读取选择电路包括放电晶体管，其可快速将总体位元线 放电，因此这个额外的延迟(在此实施例为大约0.5毫微秒，然而并不限于此 数值)是可能的，于是读取选择控制线RSSL在周期中可较晚变成活化，因此 在读取选择控制线RSSL变成活化前提供区域位元线更多的时间形成完整的 逻辑电压电平。因此图6中所示的区域位元线读取干扰影响不会再发生。如图8所示，当使用图7中介绍的优选实施例以及延迟读取选择控制线RSSL 时，区域位元线的转换可平缓地变成低电压电平而不会具有任何读取干扰。
图9是根据图7介绍的本发明的优选实施例显示位元线选择电路用于 DRAM写入操作的时序表。在图9中，如同以上介绍的读取周期，写入周期 开始于字符线WL变为活化时，并且被选择的存储器单元开始放电至区域位 元线，产生将区域位元线电压分离的差动电压。与之前相同，在字符线WL 下降(字符线WL在低电压电平时为活化)一既定时间后，感测放大器会被致 能并且两区域位元线的电压开始分离。根据图7所示的优选实施例使用分离 的写入选择控制线电路，写入选择控制线WSSL会在感测放大器被致能后立 即变成活化。于是写入数据会从总体位元线GBL与ZGBL传送至区域位元 线，如图9所示，当区域位元线转换极性时，写入数据传送至区域位元线。 由于选择控制线WSSL可比传统技术中选择控制线SSL更早变成活化，写入 时间tW可达最大值，因此这样的电路可使得区域位元线BL与ZBL在写入 周期更快速达到完整的逻辑电压电平，因此写入周期时间可比传统DRAM 的写入周期更为縮短。
图10比较根据本发明优选实施例所实施的写入周期与传统技术的写入 周期。在图10中，写入周期同样是3.3毫微秒(tCYC二3.3ns)。字符线WL在 低电压电平时为活化，于是其下降至低于一个阈值以开始写入周期。随着被 选择的存储器单元放电至其中一个区域位元线， 一对区域位元线的电压开始 分离。相对于传统技术中选择控制线在周期内较晚变成活化，于图7所示的 优选实施例中的写入选择控制线随着感测放大器的致能立即变为活化(写入 选择控制线在高电压电平时为活化)。在如图5所示的传统技术中写入时间为 例如0.75毫微秒，比根据本发明的优选实施例写入时间短约0.5毫微秒。这 样提早写入选择控制线活化时间的好处也可见于图10，图中电压正在下降的 位元线单元端点在此实施例中电压趋近为O，大约在42毫伏，然而在此例子 中传统技术单元端点最低的电压大约在113毫伏。在"写回"时的低电压越 低，可具有更多的噪声容限并且在随后读取存储器单元时可感测到更强的信 号。在本发明的优选实施例中通过使用选择电路增加写入时间，可改善 DRAM的效能，使用较早的写入选择信号WSSL也可使写入周期变短并同时 维持噪声容限与适当的操作。
图11比较根据图7所示的本发明优选实施例与优选方法所实施的读取 周期与传统技术读取电路与读取操作的读取周期，以说明本发明的优点。在 图11中，读取周期随着位元线下降(图中未示，但发生在左轴)而开始。如同 以上介绍过，区域位元线开始分离。当区域位元线快速分离时感测放大器便
被致能。第一个上升缘被标示为"旧SSL"，代表着例如图5中的传统技术 选择控制线SSL。第二个上升缘被标示为"新SSL"，代表着例如图7中优 选实施例的选择控制线SSL。如图所示，在周期中优选实施例的读取选择控 制线较晚上升，在3.3毫微秒的读取周期中大约晚0.5毫微秒，这个延迟显 示于图中的"额外时间"。这个额外的延迟时间允许在总体位元线耦接到区 域位元线前，区域位元线可充分转换成逻辑高或低电压值。此外，如图7中 优选实施例所示，耦接至总体位元线的放电晶体管将电位正在下降的总体位 元线放电至接地端，并且不需要感测放大器将总体位元线放电。结合这些新 的特征可消除传统技术中的"读取干扰"，例如图6中下降的区域位元线约 在4.2毫微秒时产生的隆起。再者，在周期的末端，新布局的单元放电电压 可看出约在4.5毫伏，远小于传统技术的74毫伏，并且较低的电压可保证当 写回发生于如图中所示字符线不起作用(off)时，良好的"0"电平储存于储存 单元中。在总体位元线于读取周期被输出的电压也可改进，如图11中所标 示的"GBL分离"，其中传统技术的"旧GBL分离"只有65毫伏的差动电 压，然而根据图7所示的优选实施例，"新GBL分离"可具有109毫伏的 差动电压，较大的差动电压可具有较佳的抗噪声能力以及DRAM装置的较 佳效能。
熟悉此项技术人员都可明白通过在图7的位元线选择电路中使用独立的 写入选择电路与读取选择电路可达到显著的优点，然而使用本发明优选实施 例所实施的DRAM布局需要额外的布局(routing)与控制以提供独立的写入选 择控制线可跨越DRAM阵列布局。这些额外的面积虽不显著但必须在布局 阵列时列入计算。
本发明提供了一种改进的位元线选择电路与方法，可克服速度的限制以 及传统技术中DRAM阵列的"读取干扰"问题，并同时改进DRAM阵列的 效能。优选的实施例包括将DRAM实施于嵌入式DRAM或集成电路中独立 的DRAM。本发明虽以优选实施例揭示如上，然而其并非用以限定本发明的范围， 任何熟悉此项技术的人员，在不脱离本发明的精神和范围内，当可做一些的 变动与润饰，因此本发明的保护范围应当视后附的权利要求书为准。
权利要求
1.一种动态随机存取存储器电路，包括多个存储器单元，排列成多个阵列并且耦接至多个字元线与多条区域位元线，其中上述区域位元线安排成多个区域位元线对，各上述区域位元线对包括一条区域位元线与一条互补区域位元线，各存储器单元包括一储存电容，各存储器单元耦接至上述字符线之一以及上述区域位元线对之一；多个感测放大器，具有一对差动感测端点，各上述感测放大器耦接至上述区域位元线对之一，其中一第一感测端点耦接至上述区域位元线对中的上述区域位元线，一第二感测端点耦接至上述区域位元线对中的上述互补区域位元线，用以感测上述区域位元线对之间的一差动电压，并且用以放大上述差动电压至一较大的差动电压值；多个等化电路，耦接至各上述区域位元线对，用以将一既定电压耦合至上述区域位元线，并且根据一控制信号将上述区域位元线耦接在一起；多个读取选择电路，各上述读取选择电路耦接至各上述区域位元线对，用以根据一读取选择信号将上述区域位元线与上述互补区域位元线分别耦接至一总体位元线以及一互补总体位元线；以及多个写入选择电路，各上述写入选择电路耦接至各上述区域位元线对，用以根据一写入选择信号将上述总体位元线的数据耦合至上述区域位元线，以及将上述互补总体位元线的数据耦合至上述互补区域位元线。
2. 如权利要求1所述的动态随机存取存储器电路，其特征是上述字符线 沿着上述存储器单元的行列方向布局，并且上述区域位元线沿着上述存储器 单元的列行方向布局，并且各存储器单元位于上述字符线与上述区域位元线 的交叉点并且位于上述字符线与上述互补区域位元线的交叉点。
3. 如权利要求1所述的动态随机存取存储器电路，其中上述读取选择电 路还包括一第一对放电电路，耦接于上述总体位元线与一接地电位之间，以 及一第二对放电电路，耦接于上述互补总体位元线与上述接地电位之间，并 且上述第一对放电电路与上述第二对放电电路根据上述读取选择控制信号 与上述区域位元线的电压值分别将对应的上述总体位元线与上述互补总体 位元线耦接至上述接地电位。
4. 如权利要求3所述的动态随机存取存储器电路，其特征是上述第一对放电电路与上述第二对放电电路还包括一串叠金属氧化层半导体晶体管对， 上述串叠金属氧化层半导体晶体管对包括一第一晶体管，具有一栅极耦接至 上述读取选择控制信号，以及一第二晶体管具有一栅极耦接至上述区域位元 线之一，并且上述串叠金属氧化层半导体晶体管对根据上述读取选择控制信 号形成一路径自对应的上述总体位元线与上述互补总体位元线至上述接地电位。
5. 如权利要求1所述的动态随机存取存储器电路，其特征是各上述写入 选择电路包括一第一通闸晶体管耦接于上述区域位元线与上述总体位元线 之间，以及一第二通闸晶体管耦接于上述互补区域位元线与上述互补总体位 元线之间，用以根据上述写入选择控制信号将上述总体位元线与上述互补总 体位元线的数据传送至上述区域位元线与上述互补区域位元线。
6. 如权利要求5所述的动态随机存取存储器电路，其特征是上述第一通闸晶体管为一金属氧化层半导体晶体管具有一控制栅极耦接至上述写入选 择控制信号，以及上述第二通闸晶体管为一金属氧化层半导体晶体管具有一 控制栅极耦接至上述写入选择控制信号。
7. 如权利要求1所述的动态随机存取存储器电路，还包括一控制电路用 以在一读取周期中上述感测放大器致能后，在一第一既定时间延迟后提供上 述读取选择控制信号，并且用以在一写入周期中上述感测放大器致能后，在 一第二既定时间延迟后提供上述读取选择控制信号，其中上述第二既定时间 延迟小于上述第一既定时间延迟。
8. 如权利要求1所述的动态随机存取存储器电路，其中在一读取周期中 上述感测放大器致能与上述读取选择信号之间的时间差大于在一写入周期 中上述感测放大器致能与上述写入选择信号之间的时间差的两倍。
9. 一种集成电路，具有一嵌入式动态随机存取存储器阵列，包括一输入与输出电路，用以接收且传送信号，上述信号包括数据信号； 一逻辑电路，用以执行耦合至上述数据信号的使用者定义函数； 一嵌入式动态随机存取存储器电路，包括多个总体位元线对，各上述总体位元线对包括一总体位元线与一互补总体位元线，用以接收上述输入与输出数据；多个存储器单元，位于多个阵列中并且排列成多个列与多个行；多个字元线，耦接至上述存储器单元并且以跨越列的方向布局以形成多 个字元线行；多个字元线对，各位元线对包括耦接至上述存储器单元的一区域位元线 与一互补区域位元线，并且以跨越上述存储器单元的上述行列的方向布局以形成多个列行；至少一对区域位元线，耦接至各列的一感测放大器；多个字元线选择电路，耦接至上述总体位元线，通过将数据写入上述区 域位元线与上述感测放大器以提供数据至上述存储器单元，以及通过自上述区域位元线读取数据并将读取的数据传送至上述总体位元线以自上述存储 器单元与上述感测放大器读取数据；以及一控制电路，用以提供一读取选择控制信号与一写入选择控制信号至各 上述位元线选择电路；其中各上述位元线选择电路还包括一读取选择电路用以根据上述读取 选择控制信号将上述总体位元线与上述互补总体位元线通过一对放电电路 放电至一接地电位，以及一写入选择电路用以根据上述写入选择控制信号将 上述总体位元线与上述互补总体位元线的数据分别耦合至上述区域位元线 与上述互补区域位元线。
10. 如权利要求9所述的集成电路，其中上述存储器单元位于上述字符线 与上述区域位元线的交叉点并且位于上述字符线与上述互补区域位元线的 交叉点。
11. 如权利要求9所述的集成电路，其特征是上述读取选择电路还包括一 第一对放电电路，耦接于上述总体位元线与上述接地电位之间，以及一第二 对放电电路，耦接于上述互补总体位元线与上述接地电位之间，并且上述第 一对放电电路与上述第二对放电电路根据上述读取选择控制信号与上述区 域位元线的电压值分别将对应的上述总体位元线与上述互补总体位元线耦 接至上述接地电位。
12. 如权利要求9所述的集成电路，其特征是在上述嵌入式动态随机存取 存储器电路的一读取周期中上述感测放大器致能与上述读取选择信号之间 的时间差大于在上述嵌入式动态随机存取存储器电路的一写入周期中上述 感测放大器致能与上述写入选择信号之间的时间差的两倍。
13. —种读取与写入存储器单元的方法，包括提供包括多个存储器单元的一存储器单元阵列，各上述存储器单元包括 一储存电容与一存取晶体管并且排列成多个列与多个行，各上述存取晶体管 具有一控制栅极耦接至一字符线，各上述存储器单元具有一数据线耦接至上 述字符线，上述储存电容耦接于上述数据线与一参考电位之间，用以通过充 电储存数据并通过放电读取上述数据；将上述字符线成对排列并耦接至上述存储器单元，上述字符线对包括一 区域位元线与一互补区域位元线，并且上述区域位元线与上述互补区域位元 线对形成多个列行位元线，上述字符线形成多个行列字符线，上述存储器单 元位于上述字符线与上述区域位元线的交叉点并且位于上述字符线与上述 互补区域位元线的交叉点；提供一感测放大器给具有上述区域位元线与上述互补区域位元线的各 上述位元线对，用以根据上述字符线之一变成启动时感测上述区域位元线与 上述互补区域位元线之间的小电压，并且用以放大感测到的上述小电压至一 逻辑电压与一互补逻辑电压；提供一位元线选择电路给各上述位元线对，上述位元线选择电路耦接于 上述区域位元线与上述互补区域位元线用以将上述位元线对耦接至一对总 体位元线，上述总体位元线对包括一总体位元线以及一互补总体位元线；以 及提供一读取选择控制信号用以在一读取周期操作上述位元线选择电路， 并且提供一写入选择控制信号用以在一写入周期操作上述位元线选择电路；其中上述位元线选择电路根据上述读取选择控制信号将上述总体位元 线之一通过一放电电路放电至一接地电位，并且根据上述写入选择控制信号 将上述总体位元线的数据耦合至上述区域位元线，用以将自存储器单元感测 到并被放大至上述区域位元线以及上述互补区域位元线的信号输出至上述 总体位元线与上述互补总体位元线，以及用以在一写入周期将上述总体位元 线与上述互补总体位元线的输入数据输入至上述区域位元线与上述互补区 域位元线用以储存至上述存储器单元。
全文摘要
一种动态随机存取记忆电路、集成电路与读写存储器单元方法。DRAM总体位元线选择电路使用一最佳化的高速操作电路耦接一对区域位元线以及组合的感测放大器至总体位元线。选择电路与方法减少甚至消除传统技术的字符线干扰效应。结合选择电路的DRAM电路与架构对于在含有其它逻辑电路的集成电路中的嵌入式DRAM特别有用。在读取操作中，选择电路将适当的总体位元线直接放电至地，因此加速读取周期。在写入操作中使用特定的控制电路将写入数据自总体位元线耦合至选择的区域位元线。
文档编号G11C11/409GK101202104SQ20071018608
公开日2008年6月18日 申请日期2007年11月15日 优先权日2006年11月16日
发明者许国原 申请人:台湾积体电路制造股份有限公司