存储器装置和控制存储器装置的方法与流程

本申请实施例涉及存储器装置和控制存储器装置的方法。

背景技术：

半导体存储器为基于半导体的集成电路上实施的电子数据存储装置。半导体存储器是以许多不同类型和技术来制作。半导体存储器具有比其它类型的数据存储技术快得多的存取时间。举例来说，数据的字节通常可在数纳秒内写入到半导体存储器或从半导体存储器读取，而旋转存储装置(例如硬盘)的存取时间处于毫秒范围内。出于这些及其它原因，半导体存储器用作计算机存储器保持所述计算机目前作用于的数据的主要存储机构，以及其它用途。

静态随机存取存储器(sram)常用于集成电路中。嵌入式sram在高速通信、图像处理和系统单芯片(soc)应用中特别流行。sram单元具有保持数据而不需要刷新的有利特征。通常，sram单元包含两个传递栅极晶体管，通过所述晶体管可从sram单元读取位或将位写入sram单元。此类型的sram单元称为单端口sram单元。另一类型的sram单元称为双端口sram单元，其包含四个传递栅极晶体管。

技术实现要素：

本申请的实施例涉及一种存储器装置，其包括：存储器单元阵列，其具有多个存储器单元，其中所述多个存储器单元中的每一个包括第一端口；第一控制电路，其安置于所述存储器单元阵列的第一侧上且经布置以电连接到所述多个第一端口；以及第二控制电路，其安置于所述存储器单元阵列的第二侧上且经布置以电连接到所述多个第一端口；其中所述存储器单元阵列的所述第二侧与所述第一侧相对。

本申请的实施例涉及一种存储器装置，其包括：存储器单元阵列，其具有多个存储器单元，其中所述多个存储器单元中的每一个包括第一端口和第二端口；第一控制电路，其安置于所述存储器单元阵列的第一侧上且经布置以电连接到所述多个第一端口；以及第二控制电路，其安置于所述存储器单元阵列的所述第一侧上且经布置以电连接到所述多个第二端口；其中所述多个第一端口不同于所述多个第二端口。

本申请的实施例涉及一种控制存储器装置的方法，其包括：在读取操作期间将第一位线的第一节点预充电到第一电压电平，其中所述第一位线从所述存储器装置中的存储器单元阵列的第一侧延伸到所述存储器单元阵列的第二侧，所述存储器单元阵列的所述第二侧与所述第一侧相对，且所述第一位线电连接到所述存储器单元阵列中的多个存储器单元；在所述读取操作期间将第二位线的第一节点预充电到第二电压电平，其中所述第二位线从所述存储器单元阵列的所述第一侧延伸到所述存储器单元阵列的所述第二侧，且所述第二位线电连接到所述存储器单元阵列中的所述多个存储器单元；在所述读取操作期间将所述第一位线的第二节点预充电到所述第一电压电平；以及在所述读取操作期间将所述第二位线的第二节点预充电到所述第二电压电平。

附图说明

当结合附图阅读时从以下详细描述会最好地理解本发明实施例的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是说明根据一些实施例的存储器装置的图。

图2是说明根据一些实施例的存储器单元的示意图。

图3是说明根据一些实施例的图1的存储器装置的一部分的示意图。

图4是说明根据一些实施例的图1的存储器装置的一部分的示意图。

图5是说明根据一些实施例的图1的存储器装置的一部分的示意图。

图6是说明根据一些实施例的在读取操作期间存储器装置的信号波形的时序图。

图7是说明根据一些实施例的在写入操作期间存储器装置的信号波形的时序图。

图8是说明根据一些实施例的读取存储器装置的方法的流程图。

图9是说明根据一些实施例的写入存储器装置的方法的流程图。

具体实施方式

以下揭示提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本发明实施例。当然，这些只是实例且并不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征之上或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。另外，本发明实施例可以在各种实例中重复参考标号及/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。

下文详细论述本发明的实施例。但应了解，本发明实施例提供的许多适用发明概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本发明实施例的范围。

此外，本文为易于描述可使用空间上相对术语，例如“下面”、“下方”、“上方”、“上部”、“下部”、“左”、“右”及类似术语，来描述如图中所图示的一个元件或特征与另一元件或特征的关系。除图中所描绘的取向之外，空间上相对的术语意图涵盖在使用或操作中的装置的不同取向。设备可以其它方式定向(旋转90度或处于其它取向)，且本文中所使用的空间相对描述词同样可相应地进行解释。将理解，当元件被称作“连接到”或“耦合到”到另一元件时，所述元件可直接连接到或耦合到另一元件，或可存在介入元件。

尽管阐述本发明实施例的广泛范围的数值范围和参数是近似值，但特定实例中所阐述的数值是尽可能精确报告的。但是，任何数值固有地含有某些由相应测试测量值中所发现的标准偏差必然造成的误差。并且，如本文所使用，术语“约”大体上指在给定值或范围的10％、5％、1％或0.5％内。或者，当由一般技术人员考虑时，术语“约”指在平均值的可接受标准误差内。除了在操作/工作实例中以外，或除非另外明确指定，否则所有数值范围、量、值及百分比(例如，用于本文中所揭示的材料数量、持续时间、温度、操作条件、量的比率及其类似者的那些数值范围、量、值及百分比)应理解为在所有情况下由术语“约”修饰。相应地，除非相反地指示，否则本发明实施例及所附权利要求书中所阐述的数值参数为可按需要改变的近似值。至少应根据所报告的有效数字的数目且通过应用一般舍入技术来解释每个数值参数。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外指定，否则本文中所揭示的所有范围包括端点。

以下揭示内容描述静态随机存取存储器(sram)的方面。具体地，本发明实施例描述与sram写入操作有关的不同实施例。为便于说明，揭示某些sram电路元件和控制逻辑以促进不同实施例的描述。本领域的普通技术人员可理解sram还包含其它电路元件和控制逻辑。这些其它电路元件和控制逻辑在本发明实施例的精神和范围内。

另外，双端口sram单元包含第一端口和第二端口。第一端口可经配置为读取端口，且读取端口包含经配置以运载从存储器单元读取的数据的读取数据线。第二端口可经配置为写入端口，且写入端口包含经配置以运载将写入到存储器单元的数据的写入数据线。在一些配置中，当写入数据线未用于写入存储器单元时将写入数据线预充电和/或保持在预定电压电平。当激活写入字线以存取同一行的另一存储器单元时，写入数据线还响应于激活的写入字线而耦合到存储器单元。

图1是说明根据一些实施例的存储器装置100的图。存储器装置100可为sram装置。存储器装置100包括存储器单元阵列102、第一控制电路104、第二控制电路106、第三控制电路108和第四控制电路110。根据一些实施例，存储器单元阵列102的俯视图形状可为矩形或正方形。然而，这不是本发明实施例的限制。存储器单元阵列102的俯视图形状可为任何规则或不规则形状。举例来说，所述形状可为规则六边形或不规则六边形。存储器单元阵列102包括布置成二维阵列的多个存储器单元102_11-102_mn。根据一些实施例，参数“m”(或“n”)是范围从8到512的整数。然而，这不是本发明实施例的限制。整数“m”(或“n”)可大于512，例如1024。

图2是说明根据一些实施例的存储器单元200的示意图。存储器单元200可为存储器单元阵列102中的存储器单元。存储器单元200可为双端口sram单元。举例来说，sram单元可经配置为“8t”电路拓扑，其中“t”是“晶体管”的缩写。如本领域的普通技术人员将理解，sram单元可具有不同电路拓扑。根据一些实施例，存储器单元200包括八个晶体管m1-m8，其中晶体管m1和m3是p沟道场效应晶体管，且晶体管m2、m4和m5-m8是n沟道场效应晶体管。晶体管m1-m4经配置为锁存器、交叉锁存器或触发器结构。晶体管m5经配置成第一位线202上的节点n1与锁存器的节点n2之间的开关。晶体管m6经配置成第二位线204上的节点n3与锁存器的第二节点n4之间的开关。晶体管m5和m6的栅极电连接到第一字线206。根据一些实施例，第二位线204是第一位线202的补。晶体管m7经配置成第三位线208上的节点n5与锁存器的节点n2之间的开关。晶体管m8经配置成第四位线210上的节点n6与锁存器的节点n4之间的开关。晶体管m7和m8的栅极电连接到第二字线212。根据一些实施例，第四位线210是第三位线208的补。

另外，节点n1和n3经配置为存储器单元200的第一端口，且节点n5和n7经配置为存储器单元200的第二端口。然而，这不是本发明实施例的限制。第一端口以及第二端口可经配置为存储器单元200的读取端口或写入端口。

根据一些实施例，第一位线202、第二位线204、第三位线206和第四位线208是四个相对长的导电线，其从存储器单元阵列102的底侧延伸到顶侧以便连接存储器单元阵列102的同一列中的所有存储器单元的对应节点。因此，第一位线202、第二位线204、第三位线206和第四位线208可具有相对大量的寄生元件，例如寄生电阻器、电容器和/或电感器，其可影响存储器单元200的循环时间和/或写入时间。为简洁起见，在图2中，第一位线202、第二位线204、第三位线206和第四位线208上的第一电阻器r1、第二电阻器r2、第三电阻器r3和第四电阻器r4分别用以表示第一位线202、第二位线204、第三位线206和第四位线208的寄生电阻器。

再次参见图1，第一控制电路104和第四控制电路110安置于存储器单元阵列102的第一侧上，且第二控制电路106和第三控制电路108安置于存储器单元阵列102的与第一侧相对的第二侧上。第二控制电路106安置于存储器单元阵列102与第三控制电路108之间，且第四控制电路110安置于存储器单元阵列102与第一控制电路104之间。根据一些实施例，第一控制电路104和第四控制电路110安置于存储器单元阵列102的底侧上，且第二控制电路106和第三控制电路108安置于存储器单元阵列102的顶侧上。然而，这不是本发明实施例的限制。第一控制电路104和第四控制电路110可安置于存储器单元阵列102的右侧上，且第二控制电路106和第三控制电路108可安置于存储器单元阵列102的左侧上。

根据一些实施例，第一控制电路104和第二控制电路106经布置以经由第一位线112、第二位线114和至少一个导电线116控制第一列的存储器单元102_11-102_1n的第一端口。第一控制电路104经布置以经由至少一个导电线116控制第二控制电路106。第三控制电路108和第四控制电路110经布置以经由第三位线118、第四位线120和至少一个导电线122控制第一列的存储器单元102_11-102_1n的第二端口。第三控制电路108经布置以经由至少一个导电线122控制第四控制电路110。

类似地，第一控制电路104和第二控制电路106还经布置以经由两个位线和一个导电线控制其它列的存储器单元102_11-102_1n的第一端口，且第三控制电路108和第四控制电路110还经布置以经由两个位线和一个导电线控制其它列的存储器单元102_11-102_1n的第二端口。举例来说，第一控制电路104和第二控制电路106经布置以经由第一位线124、第二位线126和至少一个导电线128控制最后一列的存储器单元102_m1-102_mn的第一端口。第三控制电路108和第四控制电路110经布置以经由第三位线130、第四位线132和至少一个导电线134控制最后一列的存储器单元102_11-102_1n的第二端口。

图3是说明根据一些实施例的存储器装置100的一部分300的示意图。存储器装置100的部分300包括存储器单元阵列302、第一控制电路104的一部分(即，控制电路304)、第二控制电路106的一部分(即，控制电路306)、第三控制电路108的一部分(即，控制电路308)，和第四控制电路110的一部分(即，控制电路310)。出于描述的目的，存储器单元阵列302仅包括存储器单元302_11，其位于存储器单元阵列302的左上角。存储器单元302_11的配置类似于存储器单元200，因此此处为简洁起见省略详细描述。存储器单元302_11包括分别连接到第一位线312和第二位线314的第一端口(即，na和nb)，以及分别连接到第三位线318和第四位线320的第二端口(即，nc和nd)。第一位线312和第二位线314经布置以从控制电路304延伸到控制电路306，且第三位线318和第四位线320经布置以从控制电路308延伸到控制电路310。

根据一些实施例，控制电路304包括第一预充电与均衡电路3042、写入驱动器3044、第一控制逻辑3046、锁存电路3048、第二控制逻辑3050、第二预充电与均衡电路3052，和感测放大器3054。

第一预充电与均衡电路3042包括三个p沟道晶体管ma、mb和mc，其中p沟道晶体管ma和mb经配置为预充电器，且p沟道晶体管mc经配置成均衡器。第一预充电与均衡电路3042受预充电控制信号ya控制。当p沟道晶体管ma、mb和mc接通时，p沟道晶体管ma和mb经布置以分别将第一位线312和第二位线314上的节点ne和nf上的电压充电到供应电压电平vdd，且p沟道晶体管mc经布置以均衡节点ne和nf上的电压。

写入驱动器3044包括两个n沟道晶体管md和me。写入驱动器3044受第一控制逻辑3046控制。第一控制逻辑3046包括两个“或非”(nor)门3046a和3046b。“或非”门3046a和3046b中的每一个具有三个输入端子。“或非”门3046a和3046b的第一端子经布置以接收第一写入数据wt和第二写入数据wc，其中第一写入数据wt可与第二写入数据wc互补。“或非”门3046a和3046b的第二端子耦合到预充电控制信号ya。“或非”门3046a和3046b的第三端子耦合到写入启用信号we。

锁存电路3048包括两个p沟道晶体管mi和mj。p沟道晶体管mi和mj经布置以将第一位线312和第二位线314中的一者上的电压锁存为供应电压电平vdd。

第二控制逻辑3050包括“与非”(nand)门3050a和两个p沟道晶体管mk和ml。p沟道晶体管mk和ml受“与非”门3050a的输出控制。p沟道晶体管mk和ml经配置为连接于第一位线312和第二位线314与第二预充电与均衡电路3052之间的两个开关。“与非”门3050a具有两个输入端子，其中第一输入端子耦合到预充电控制信号ya，且第二输入端子耦合到感测放大器激活信号sae。

第二预充电与均衡电路3052包括三个p沟道晶体管mf、mg和mh，其中p沟道晶体管mf和mg经配置为预充电器，且p沟道晶体管mh经配置为均衡器。第二预充电与均衡电路3052受读取启用信号reb控制。第二预充电与均衡电路3052的操作类似于第一预充电与均衡电路3042，因此此处为简洁起见省略详细描述。

感测放大器3054是差分放大器，其具有分别耦合到第一位线312和第二位线314的两个输入端子。感测放大器3054受感测放大器激活信号sae控制以用于根据差分输入信号输出差分输出信号。

根据一些实施例，控制电路306包括三个p沟道晶体管mm、mn和mo，其中p沟道晶体管mm和mn经配置为预充电器，且p沟道晶体管mo经配置为均衡器。控制电路306受预充电控制信号ya控制。当p沟道晶体管mm、mn和mo接通时，p沟道晶体管mm和mn经布置以分别将第一位线312和第二位线314上的节点ng和nh上的电压充电到供应电压电平vdd，且p沟道晶体管mo经布置以均衡节点ng和nh上的电压。

根据一些实施例，控制电路306是第一预充电与均衡电路3042的复制，其中控制电路306安置于存储器单元阵列302的顶侧上，且第一预充电与均衡电路3042安置于存储器单元阵列302的底侧上。因此，导电线316经布置以从存储器单元阵列402的底侧延伸到顶侧以用于将预充电控制信号ya传输到控制电路306。

在存储器单元302_11的读取操作期间，第一预充电与均衡电路3042将第一位线312和第二位线314上的节点ne和nf上的电压预充电且均衡到供应电压电平vdd。理想地，第一位线312和第二位线314上的节点na和nb上的电压应当即刻到达供应电压电平vdd。然而，由于第一位线312和第二位线314的寄生元件，第一位线312和第二位线314上的节点na和nb上的电压无法即刻到达供应电压电平vdd。为了加速预充电与均衡操作，另一预充电与均衡电路(即，控制电路306)安置于第一预充电与均衡电路3042的相对侧上以在存储器单元302_11的读取操作期间将节点ng和nh上的电压预充电到供应电压电平vdd。在存储器单元302_11的读取操作期间，第一预充电与均衡电路3042在存储器单元阵列302的底侧上将节点ne和nf上的电压预充电到供应电压电平vdd，同时控制电路306在存储器单元阵列302的顶侧上将节点ng和nh上的电压预充电到供应电压电平vdd。因此，连接到存储器单元302_11的第一端口的节点na和nb上的电压可在相对短时间中到达供应电压电平vdd。因此，存储器单元302_11的循环时间可减少。

根据一些实施例，控制电路308、控制电路310和导电线322可分别类似于控制电路304、控制电路306和导电线316，因此此处为简洁起见省略详细描述。

图4是说明根据一些实施例的存储器装置100的一部分400的示意图。存储器装置100的部分400包括存储器单元阵列402、第一控制电路104的一部分(即，控制电路404)、第二控制电路106的一部分(即，控制电路406)、第三控制电路108的一部分(即，控制电路408)，和第四控制电路110的一部分(即，控制电路410)。出于描述的目的，存储器单元阵列402仅包括存储器单元402_11，其位于存储器单元阵列402的左上角。存储器单元402_11的配置类似于存储器单元200，因此此处为简洁起见省略详细描述。存储器单元402_11包括分别连接到第一位线412和第二位线414的第一端口(即，na'和nb')，以及分别连接到第三位线418和第四位线420的第二端口(即，nc'和nd')。第一位线412和第二位线414经布置以从控制电路404延伸到控制电路406，且第三位线418和第四位线420经布置以从控制电路408延伸到控制电路410。

根据一些实施例，控制电路404至少包括写入驱动器4044和控制逻辑4046。写入驱动器4044包括两个n沟道晶体管md'和me'。写入驱动器4044受控制逻辑4046控制。控制逻辑4046包括两个“或非”门4046a和4046b。“或非”门4046a和4046b中的每一个具有三个输入端子。“或非”门4046a和4046b的第一端子经布置以接收第一写入数据wt和第二写入数据wc，其中第一写入数据wt可与第二写入数据wc互补。“或非”门4046a和4046b的第二端子耦合到预充电控制信号ya。“或非”门4046a和4046b的第三端子耦合到写入启用信号we。应注意，控制电路404类似于控制电路304，因此此处为简洁起见省略控制电路404中的其它电路的详细描述。

控制电路406包括两个n沟道晶体管mp'和mq'，其中n沟道晶体管mp'和mq'经配置为写入驱动器。写入驱动器受控制逻辑4046控制。因此，写入驱动器受预充电控制信号ya、写入启用信号we、第一写入数据wt和第二写入数据wc控制。

根据一些实施例，控制电路406是写入驱动器4044的复制，其中控制电路406安置于存储器单元阵列402的顶侧上，且写入驱动器4044安置于存储器单元阵列402的底侧上。因此，第一导电线416a经布置以从存储器单元阵列402的底侧延伸到顶侧以用于将n沟道晶体管mp'的栅极端子连接到n沟道晶体管md'的栅极端子，且第二导电线416b经布置以从存储器单元阵列402的底侧延伸到顶侧以用于将n沟道晶体管mq'的栅极端子连接到n沟道晶体管me'的栅极端子。

在存储器单元402_11的写入操作期间，写入驱动器4044经布置以通过将第一电压电平(例如，高电压电平)和第二电压电平(例如，低电压电平)分别输出到第一位线412和第二位线414的节点ne'和nf'而将数据写入到存储器单元402_11中。然而，由于第一位线412和第二位线414的寄生元件，第一位线412和第二位线414上的节点na'和nb'上的电压无法分别即刻到达高电压电平和低电压电平。为了加速写入操作，另一写入驱动器(即，控制电路406)安置于写入驱动器4044的相对侧上以在存储器单元402_11的写入操作期间将节点ng'和nh'上的电压分别驱动到第一电压电平和第二电压电平。在存储器单元402_11的写入操作期间，写入驱动器4044在存储器单元阵列402的底侧上将节点ne'和nf'上的电压分别驱动到所述第一电压电平和所述第二电压电平，同时控制电路406在存储器单元阵列402的顶侧上将节点ng'和nh'上的电压分别驱动到所述第一电压电平和所述第二电压电平。因此，连接到存储器单元402_11的写入端口的节点na'和nb'上的电压可分别在相对短时间中到达所述第一电压电平和所述第二电压电平。因此，存储器单元402_11的写入时间可减少。

根据一些实施例，控制电路408、控制电路410和导电线422a和422b可分别类似于控制电路404、控制电路406和导电线416a和416b，因此此处为简洁起见省略详细描述。

图5是说明根据一些实施例的存储器装置100的一部分500的示意图。存储器装置100的部分500包括存储器单元阵列502、第一控制电路104的一部分(即，控制电路504)、第二控制电路106的一部分(即，控制电路506)、第三控制电路108的一部分(即，控制电路508)，和第四控制电路110的一部分(即，控制电路510)。出于描述的目的，存储器单元阵列502仅包括存储器单元502_11，其位于存储器单元阵列502的左上角。存储器单元502_11的配置类似于存储器单元200，因此此处为简洁起见省略详细描述。存储器单元502_11包括分别连接到第一位线512和第二位线514的第一端口(即，na”和nb”)，以及分别连接到第三位线520和第四位线522的第二端口(即，nc”和nd”)。第一位线512和第二位线514经布置以从控制电路504延伸到控制电路506，且第三位线520和第四位线522经布置以从控制电路508延伸到控制电路510。

根据一些实施例，控制电路504至少包括预充电与均衡电路5042、写入驱动器5044和控制逻辑5046。

预充电与均衡电路5042包括三个p沟道晶体管ma”、mb”和mc”，其中p沟道晶体管ma”和mb”经配置为预充电器，且p沟道晶体管mc”经配置为均衡器。预充电与均衡电路5042受预充电控制信号ya控制。当p沟道晶体管ma”、mb”和mc”接通时，p沟道晶体管ma”和mb”经布置以将第一位线512和第二位线514上的节点ne1”和nf1”上的电压分别充电到供应电压电平vdd，且p沟道晶体管mc”经布置以均衡节点ne1”和nf1”上的电压。

写入驱动器5044包括两个n沟道晶体管md”和me”。写入驱动器5044受控制逻辑5046控制。控制逻辑5046包括两个“或非”门5046a和5046b。“或非”门5046a和5046b中的每一个具有三个输入端子。“或非”门5046a和5046b的第一端子经布置以接收第一写入数据wt和第二写入数据wc，其中第一写入数据wt可与第二写入数据wc互补。“或非”门5046a和5046b的第二端子耦合到预充电控制信号ya。“或非”门5046a和5046b的第三端子耦合到写入启用信号we。应注意，控制电路504类似于控制电路304，因此此处为简洁起见省略控制电路504中的其它电路的详细描述。

根据一些实施例，控制电路506包括预充电与均衡电路5062和写入驱动器5064。

预充电与均衡电路5062包括三个p沟道晶体管mm”、mn”和mo”，其中p沟道晶体管mm”和mn”经配置为预充电器，且p沟道晶体管mo”经配置为均衡器。预充电与均衡电路5062是预充电与均衡电路5042的复制，其中预充电与均衡电路5062安置于存储器单元阵列502的顶侧上，且预充电与均衡电路5042安置于存储器单元阵列502的底侧上。因此，导电线516经布置以从存储器单元阵列502的底侧延伸到顶侧以用于将预充电控制信号ya传输到预充电与均衡电路5062。

在存储器单元502_11的读取操作期间，预充电与均衡电路5042在存储器单元阵列502的底侧上将节点ne1”和nf1”上的电压预充电到供应电压电平vdd，同时预充电与均衡电路5062在存储器单元阵列502的顶侧上将节点ng1”和nh1”上的电压预充电到供应电压电平vdd。因此，连接到存储器单元502_11的第一端口的节点na”和nb”上的电压可在相对短时间中到达供应电压电平vdd。因此，存储器单元502_11的循环时间可减少。预充电与均衡电路5062的操作类似于控制电路306，因此此处为简洁起见省略详细描述。

另外，写入驱动器5064包括两个n沟道晶体管mp”和mq”。写入驱动器受控制逻辑5046控制。因此，写入驱动器5064受预充电控制信号ya、写入启用信号we、第一写入数据wt和第二写入数据wc控制。

根据一些实施例，写入驱动器5064是写入驱动器5044的复制，其中写入驱动器5064安置于存储器单元阵列502的顶侧上，且写入驱动器5044安置于存储器单元阵列502的底侧上。因此，第一导电线518a经布置以从存储器单元阵列502的底侧延伸到顶侧以用于将n沟道晶体管mp”的栅极端子连接到n沟道晶体管md”的栅极端子，且第二导电线518b经布置以从存储器单元阵列502的底侧延伸到顶侧以用于将n沟道晶体管mq”的栅极端子连接到n沟道晶体管me”的栅极端子。

在存储器单元502_11的写入操作期间，写入驱动器5044在存储器单元阵列502的底侧上将节点ne2”和nf2”上的电压分别驱动到所述第一电压电平和所述第二电压电平，同时写入驱动器5064在存储器单元阵列502的顶侧上将节点ng2”和nh2”上的电压分别驱动到所述第一电压电平和所述第二电压电平。因此，连接到存储器单元502_11的第二端口的节点na”和nb”上的电压可分别在相对短时间中到达所述第一电压电平和所述第二电压电平。因此，存储器单元502_11的写入时间可减少。写入驱动器5064的操作类似于控制电路406，因此此处为简洁起见省略详细描述。

根据一些实施例，控制电路508、控制电路510以及导电线524、526a和526b可分别类似于控制电路504、控制电路506以及导电线516、518a和518b，因此此处为简洁起见省略详细描述。

图6是说明根据一些实施例的在读取操作期间存储器装置的信号波形的时序图。波形可以是在读取操作期间存储器装置300或500的预充电控制信号ya、读取启用信号reb、感测放大器激活信号sae、位线信号bl以及输出信号out。当存储器装置进入读取操作以用于读取存储器单元的数据时，预充电控制信号ya和读取启用信号reb的电压电平在时间t1分别从(例如)低电压电平和高电压电平改变为(例如)高电压电平和低电压电平。当预充电控制信号ya和读取启用信号reb的电压电平分别为高电压电平和低电压电平时，控制电路306和第一预充电与均衡电路3042在时间t1将位线(即，节点na和nb、ng和nh、ne和nf)处的电压电平预充电为(例如)高电压电平，即位线信号bl的电压电平。在时间t1之后，取决于存储于存储器单元中的数据，一个位线(例如，节点na、ng和ne)的电压电平逐渐减小而到达低电压电平，且其它位线(例如，节点nb、nh和nf)的电压电平保持不变。在时间t2，感测放大器激活信号sae的电压电平从(例如)低电压电平改变为高电压电平以感测位线上的电压电平。在时间t2，感测放大器3054的一个输出端子的电压电平(即，输出信号out)从当前电压电平改变为低电压电平，且感测放大器3054的另一输出端子的电压电平(即，输出信号out)保持不变。应注意，在时间t1与t2之间的时间间隔期间，感测放大器3054可为跟随位线上的电压电平的电压跟随器。在时间t2与t3之间的时间间隔期间，感测放大器3054可将输出信号out输出到跟随电路。在时间t3，预充电控制信号ya和读取启用信号reb的电压电平分别从高电压电平和低电压电平改变为低电压电平和高电压电平以停止读取操作。另外，在时间t4，感测放大器激活信号sae的电压电平从高电压电平改变为低电压电平以停用感测放大器3054。

图7是说明根据一些实施例的在写入操作期间存储器装置的信号波形的时序图。波形可为在读取操作期间存储器装置400或500的存储器单元的预充电控制信号ya、写入启用信号we、位线信号bl以及存储器单元数据da。当存储器装置进入写入操作以用于将数据写入存储器单元时，预充电控制信号ya和写入启用信号we的电压电平在时间t1'从(例如)低电压电平改变为(例如)高电压电平。当预充电控制信号ya和写入启用信号we的电压电平为高电压电平时，控制电路406和写入驱动器4044取决于将存储到存储器中的数据而将位线(即，节点ng'和nh'、ne'和nf')处的电压电平分别驱动为(例如)高电压电平和低电压电平。举例来说，在时间t1'与t2'之间的间隔期间，节点ng'和ne'的电压电平逐渐到达低电压电平，且节点nh'和nf'的电压电平保持不变。在时间t2'，节点ng'和ne'的电压电平到达低电压电平。在时间t3'，存储器单元数据da存储到存储器单元中，即存储器单元的逻辑状态在时间t3'改变。在时间t4'，预充电控制信号ya和写入启用信号we的电压电平从高电压电平改变为低电压电平以停止读取操作。另外，在时间t4'，位线处的电压电平改变为高电压电平。

图8是说明根据一些实施例的读取存储器装置的方法800的流程图。方法800可在存储器装置300或500的读取操作中应用。因此，基于图3描述方法800的操作。方法800包括操作802-810。在操作802中，将第一位线(例如，312)的第一节点(例如，ne)和第二位线(例如，314)的第一节点(例如，nf)分别预充电到第一电压电平和第二电压电平。第一位线的第一节点和第二位线的第一节点安置于存储器单元阵列的第一侧上。在操作804中，将第一位线的第二节点(例如，ng)和第二位线的第二节点(例如，nh)分别预充电到所述第一电压电平和所述第二电压电平。第一位线的第二节点和第二位线的第二节点安置于存储器单元阵列的与第一侧相对的第二侧上。在操作806中，使第一位线的第一节点上的第一电压电平和第二位线的第一节点上的第二电压电平均衡。在操作808中，使第一位线的第二节点上的第一电压电平和第二位线的第二节点上的第二电压电平均衡。在操作810中，输出存储于具有连接到第一位线和第二位线的端口的存储器单元中的数据。

图9是说明根据一些实施例的写入存储器装置的方法900的流程图。方法900可在存储器装置400或500的写入操作中应用。因此，基于图4描述方法900的操作。方法900包括操作902-906。在操作902中，将第一位线(例如，412)的第一节点(例如，ne')和第二位线(例如，414)的第一节点(例如，nf')分别充电为第一电压电平和第二电压电平。第一位线的第一节点和第二位线的第一节点安置于存储器单元阵列的第一侧上。在操作904中，将第一位线的第二节点(例如，ng')和第二位线的第二节点(例如，nh')分别充电为第一电压电平和第二电压电平。第一位线的第二节点和第二位线的第二节点安置于存储器单元阵列的与第一侧相对的第二侧上。在操作906中，将数据写入到具有连接到第一位线和第二位线的端口的存储器单元中。

简单来说，在本发明的实施例中，当通过安置于存储器单元阵列的一侧上的控制电路和安置于存储器单元阵列的相对侧上的反馈控制电路同时控制存储器单元的位线时，存储器单元的写入时间和循环时间可减少。

根据一些实施例，提供存储器装置。所述存储器装置包括存储器单元阵列、第一控制电路和第二控制电路。存储器单元阵列具有多个存储器单元，其中所述多个存储器单元中的每一个包括第一端口。第一控制电路安置于存储器单元阵列的第一侧上且经布置以电连接到所述多个第一端口。第二控制电路安置于存储器单元阵列的第二侧上且经布置以电连接到所述多个第一端口。存储器单元阵列的第二侧与第一侧相对。

根据一些实施例，提供存储器装置。所述存储器装置包括存储器单元阵列、第一控制电路和第二控制电路。存储器单元阵列具有多个存储器单元，其中所述多个存储器单元中的每一个包括第一端口和第二端口。第一控制电路安置于存储器单元阵列的第一侧上且经布置以电连接到所述多个第一端口。第二控制电路安置于存储器单元阵列的第一侧上且经布置以电连接到所述多个第二端口。所述多个第一端口不同于所述多个第二端口。

根据一些实施例，提供控制存储器装置的方法。所述方法包括：在读取操作期间将第一位线的第一节点预充电到第一电压电平，其中第一位线从存储器装置中的存储器单元阵列的第一侧延伸到存储器单元阵列的第二侧，存储器单元阵列的第二侧与第一侧相对，且第一位线电连接到存储器单元阵列中的多个存储器单元；在读取操作期间将第二位线的第一节点预充电到第二电压电平，其中第二位线从存储器单元阵列的第一侧延伸到存储器单元阵列的第二侧，且第二位线电连接到存储器单元阵列中的所述多个存储器单元；在读取操作期间将第一位线的第二节点预充电到第一电压电平；以及在读取操作期间将第二位线的第二节点预充电到第二电压电平。

前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本揭示内容的各方面。所属领域的技术人员应了解，其可以易于使用本发明实施例作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它制程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明实施例的精神及范围，且其可在不脱离本发明实施例的精神和范围的情况下在本文中进行各种改变、替代及更改。