半导体元件的制作方法

本揭示是有关于一种半导体元件，特别是关于记忆体元件的半导体元件。

背景技术：

集成电路记忆体的其中一种常见的种类为静态随机存取记忆体(staticrandomaccessmemory；sram)元件。sram元件包含复数个记忆单元的阵列。每一个记忆单元使用连接在较高参考位准及较低参考位准之间的晶体管的预定数目，因而以储存在另一个储存节点的互补信息，使得二个储存节点的其中一者被所储存的信息占据。在一个实例中，sram记忆单元储存在另一个储存节点。sram记忆单元的每一个位元(bit)储存在六个晶体管中的其中四者，且前述的四个晶体管形成相互交叉耦合反相器。其余的二个晶体管连接于字元线，用以在读取及写入操作时，通过选择性连接记忆单元至位元线，控制存取记忆单元。

当记忆体结构变小，字元线的金属维度亦变小。缩小金属维度的字元线会造成不良电压分布，进而造成记忆单元的效能减低。更进一步，当记忆体装置及字元线便小时，没有空间给简易提升金属字元线结构。此外，字元线的电阻随着字元线变小而增加，借以影响sram元件的效能。

技术实现要素：

本揭示案的实施例是关于一种半导体元件，其特征在于，包含复数记忆单元，设置在复数个列及复数个栏中；复数初级字元线，其中每一个该等初级字元线连接于设置在一个该等列中的一第一复数记忆单元；一字元线驱动电路，操作以选择该等初级字元线的一第一初级字元线，以及操作以自一第一端对所选择的该第一初级字元线充电；以及至少一次级字元线，操作以自一第二端对所选择的该第一初级字元线充电。

附图说明

当结合随附附图阅读时，将自下文的详细描述最佳地理解本揭示案的实施例的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。

图1是根据一些实施例的记忆单元的一个实例的示意图；

图2描绘根据一些实施例的sram单元阵列的一个实例的示意图；

图3a描绘根据一些实施例的第一记忆体元件的一个实例的示意图；

图3b描绘根据一些实施例的预先解码电路的一个实例的示意图；

图4描绘根据一些实施例的第一记忆单元的实例中的单元阵列的布局的一个实例；

图5描绘根据一些实施例的第二记忆体元件的一个实例的示意图；

图6描绘根据一些实施例的第二记忆单元的实例中的单元阵列的布局的一个实例；

图7描绘根据一些实施例的第三记忆体元件的一个实例的示意图；

图8描绘根据一些实施例的第三记忆单元的实例中的单元阵列的布局的一个实例；

图9描绘根据一些实施例的用以操作升压器字元线与记忆体元件连接的方法的一个实例；

图10描绘根据一些实施例的记忆单元的实例中的字元线的电压分布的一个实例。

【符号说明】

100：记忆体元件

110：单元阵列

120：字元线驱动电路

140输入/输出电路

150：升压器字元线

160：升压器字元线驱动电路

202a1、202a2、…、202an：记忆单元

202m1、202m2、202m3、….202mn：记忆单元

202、202mn：记忆单元

300、400、500、600、700、800：记忆体元件

302、502、702：单元阵列

304、504、704：字元线驱动电路

306、506、706：升压器字元线驱动电路

308、508、708：方块

900：方法

902、904、906、908、910：方块

1000：电压分布

1002、1004：图表

v0、v1：位准

wl1、wlm：字元线

wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>、wl<7>、wl<n>：字元线

wlb<0>、wlb<1>、wlb<2>、wlb<3>：升压器字元线

bl0、bl1、bl2、bln、blb0、blb1、blb2、blbn：位元线

ckp_wl：系统时脉信号

xb<0>、xb<1>、xb<2>、xb<3>、xa<0>、xa<1>、xa<2>、xa<3>、xa<4>、xa<5>、xa<6>、xa<7>、xab<0>、xab<1>、xab<2>、xab<3>、xab<4>、xab<5>、xab<6>、xab<7>：地址线

a<0>、a<1>、a<2>：地址线

352a、352b、352c、352d、352e、352f、352g、352h、354a、354b、354c及354d：逻辑运算子

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件、值、操作、材料、布置或类似者的特定实例以简化本揭示案的实施例。当然，此等仅为实例且不欲为限制性。涵盖其他部件、值、操作、材料、布置或类似者。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包含以直接接触形成第一特征与第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本揭示案的实施例可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。

此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。

根据本揭示案的一些实施例，提供一种记忆单元额外的字元线(wordline)。更具体地，本揭示案的一些实施例提供一种静态随机存取记忆体(staticrandomaccessmemory；sram)额外的金属线，用以改善字元线电压分布(voltageprofile)。额外的金属线亦可指为升压器字元线或次级字元线，提升记忆单元的效能。举例来说，额外的字元线提供较佳的周期时间以及较佳的时序以输出时间给记忆单元。额外的字元线改善单元阵列302中字元线的电压分布，轮流改善了在提供的输入与自阵列302接收的对应输出之间的时间间隔。

在一些实施例的实例中，升压器字元线相较于存在的字元线更厚且更宽。因此，升压器字元线的电阻值小于存在的字元线的电阻值。一些实施例中，升压器字元线由相异于存在的字元线所形成的金属的另一种金属种类形成。举例来说，升压器字元线形成于第二层，且前述的第二层是相异于包含存在的字元线的第一层。举例来说，存在的字元线形成于金属类型一，而升压器字元线形成于其他的金属类型如金属类型二或金属类型三。

根据一些实施例，图1描绘记忆体元件100的一个实例。如图1所示，记忆体元件100包含单元阵列110。单元阵列110包含置在具有复数个列及复数个栏的矩阵中的复数个记忆单元(亦指位元单元)。每一个复数记忆单元操作以储存数据中的一个位元(bit)。此外，单元阵列110中每一个单元连接于一个字元线及一个位元线对(pair)。关于本揭示案的实施例的图2描绘并说明单元阵列110的一种实例。

记忆体元件100还包含字元线驱动电路120。字元线驱动电路120操作以选择单元阵列110中的字元线，并活化或对所选择的字元线充电，并充电至逻辑高位准(logichigh)。逻辑高位准大约等于第一预定位准。在一些实施例的实例中，字元线驱动电路120为解码电路，其中包含复数个逻辑运算子用以解码地址线(addressline)，以辨识字元线用以充电或是用以活化。地址线被充电至逻辑高位准(即大约为第一预定位准)，或是充电至逻辑低位准(logiclow，即大约为第二预定位准)。在一些实施例的实例中，第二预定位准为大约等于接地位准或是零伏特。然而，也可以使用其他合适的逻辑低位准。逻辑高位准以位元1表示，且逻辑低位准以位元0表示在一些实施例的实例中，在选择字元线之后，字元线驱动电路120操作以自所选择的字元线的第一端对所选择的字元线充电。

用在字元线驱动电路120中的地址线的数目是根据单元阵列110中字元线的总数目决定。举例来说，k个地址线是用于2^k个字元线。也就是说，一个地址线是用在当单元阵列110包含至多二个字元线时；二个地址线是用在当单元阵列110包含三个或四个字元线时；三个地址线是用在当单元阵列110包含四个至八个字元线时，以此类推。

记忆体元件100包含输入/输出电路140。输入/输出电路140操作以读取或写入数据于单元阵列110。举例来说，输入/输出电路140操作以感应复数个位元线对的位准，并操作以比较每一个对的位准。在一些实施例的实例中，在一个位元线对中，当第一位元线的位准高于第二位元线的位准，输入/输出电路140读取输出为逻辑1。此外，在一个位元线对中，当第一位元线的位准低于第二位元线的位准，输入/输出电路140读取输出为逻辑0。

记忆体元件100还包含一个或多个升压器字元线150。每一个升压器字元线150是关联于一个或多个字元线。举例来说，一个升压器字元线150可以关联于字元线的预定数目。在以下讨论的内容中，一些实施例使用以二元数字表示的字元线地址。为了简化表示升压器字元线关联于具有预定数目的字元线，一些实例是以2ⁿ个字元线关联于每一个升压器字元线(n为正整数)。据此，每一个升压器字元线可以以2¹个(二个)字元线、2²个(四个)字元线或2³个(八个)字元线等等为关联。因此，单元阵列110可以关联于数个升压器字元线。虽然图中所示的升压器字元线150为独立于单元阵列110，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，升压器字元线150可以为单元阵列110的部分。

记忆体元件100还包含升压器字元线驱动电路160。升压器字元线驱动电路160操作以透过升压器字元线150对所选择的位准升压。举例来说，升压器字元线驱动电路160操作以对所选择的字元线的位准升压，其中是通过自所选择的字元线的第二端，对所选择的字元线充电。升压器字元线驱动电路160包含复数个逻辑运算子用以解码升压器字元线150以及一个或多个地址线的位准。虽然图中所示为二个独立电路，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，字元线驱动电路120与升压器字元线驱动电路160可以结合为一个单一的电路。

图2描绘单元阵列110的一个实例。如图2所示，单元阵列110包含复数个记忆单元202a1、202a2、…、202nm(共同是指复数个记忆单元202)。单元阵列110中的每一个单元为操作以储存信息中的一个位元(即0或1)。记忆单元202的一实例包含一对交叉耦合反相器(亦指q及q-bar(补数q)，其中q-bar为q的补数)，用以储存信息中的一个位元。交叉耦合反相器连接于一对存取晶体管，且前述的存取晶体管对准许存取储存在交叉耦合反相器中的信息。在一些实施例的实例中，尽管单元阵列110的复数个记忆单元202在图示中包含四个晶体管，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，每一个复数个记忆单元202可以包含不同数量的晶体管。举例来说，每一个复数个记忆单元202可以包含六个、八个、十个、十一个、十二个晶体管等等。此外，单元阵列110中复数个记忆单元202的每一者可以为单端口单元或多端口(例如双端口或三端口)单元。

如图2所示，单元阵列110的复数个记忆单元202设置在具有复数个列及复数个栏的矩阵中。单元阵列110的每一个列及每一个栏包含记忆单元202的预定数目。举例来说，第一个列包含记忆单元202a1、202a2、202a3、….及202an。在下一个列的记忆单元202可能被标定为202b1，且每一个列续以在单元阵列110的第m个(mth)列中被标定为202m1、202m2、202m3、….及202mn。第一个列中的每一个记忆单元202连接于第一字元线wl1。相似地，第m个列中的每一个记忆单元202连接于第m字元线wlm。字元线控制存取各自的记忆单元202。举例来说，第一字元线wl1控制存取记忆单元202a1、202a2、202a3、….及202an。也就是说，为了读取或写入数据于记忆单元202a1、202a2、202a3、….及202an，第一字元线wl1被活化或被充电至逻辑1。为了保留数据于记忆单元202a1、202a2、202a3、….及202an中，第一字元线wl1被去活化或是被充电至逻辑0。

此外，如图2所示，记忆单元202中每一个栏连接于一个位元线对。举例来说，第一个栏中的每一个记忆单元202(即202a1、…,、202m1)连接于位元线bl0及blb0。相似地，第二个栏中的每一个记忆单元202(即202a2、…、202m2)连接于位元线bl1及blb1。此外，第三个栏中的每一个记忆单元202(即202a3、…、202m3)连接于位元线bl2及blb2。更进一步，第n个栏中的每一个记忆单元202(即202an、…、202mn)连接于位元线bln及blbn。在一些实施例的实例中，位元线blbn为位元线bln的互补(complementary)。位元线对用以读取或写入数据于记忆单元202。

字元线连接于复数个记忆单元202中存取晶体管对的栅极。因此，当字元线被活化并被充电至逻辑1(即，充电至第一位准)时，各自的记忆单元202连接于位元线对中其中一个位元线。记忆单元202接着通过比较位元线对中的二个位元线之间的位准而被存取。即使图2所示为sram元件，其他种类的记忆体元间皆在本揭示案的一些实施例的范围内。

根据本揭示案的一些实施例，图3a描绘第一记忆体元件300的一个实例。在一些实施例的实例中，第一记忆体元件300为图1的记忆体元件100的一个示意实例。第一记忆体元件300包含单元阵列302。单元阵列302包含字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>(亦指为wl<n>)。每一个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>皆连接于记忆单元(如图2所示的复数个记忆单元202)。虽然图示中的单元阵列302仅包含8个字元线，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，单元阵列302能包含多于8个或少于8个字元线。举例来说，单元阵列302能包含16、32、128或256个字元线。在一些实施例的实例中，单元阵列302为具有8个字元线的图1及图2的单元阵列110的一个示意实例(即m为8)。

此外，单元阵列302包含复数个升压器字元线wlb<0>、wlb<1>、wlb<2>及wlb<3>。在一些实施例的实例中，升压器字元线wlb<0>、wlb<1>、wlb<2>及wlb<3>为具有预定长度及预订宽度的金属条带。在一些实施例的实例中，升压器字元线wlb<0>、wlb<1>、wlb<2>及wlb<3>为图1的升压器字元线150的一个示意实例。单元阵列302中的每一个升压器字元线是关联于一对字元线。举例来说，升压器字元线wlb<0>是关联于字元线wl<0>及wl<1>。相似地，升压器字元线wlb<1>是关联于字元线wl<2>及wl<3>；升压器字元线wlb<2>是关联于字元线wl<4>及wl<5>；升压器字元线wlb<3>是关联于字元线wl<6>及wl<7>。一个升压器字元线的配置是提供给(或是关联于)每一对字元线，前述的配置可以是指2：1的配置。一对字元线的组合及所关连的升压器字元线的组合形成2：1的配置的一个实例被标定为单元方块308。在一些实施例的实例中，单元方块308可以复制，以扩展单元阵列302的尺寸。

单元阵列302通过使用字元线驱动电路304而被存取。举例来说，字元线驱动电路304是操作以选择单元阵列302中的字元线，并操作以对所选择的字元线充电至逻辑高位准。此外，字元线驱动电路304是操作以对升压器字元线充电至预先解码地址线位准，其中前述的升压器字元线是关联于所选择的字元线。字元线驱动电路304是操作以自所选择的字元线的第一端，对所选择的字元线充电。在一些实施例的实例中，字元线驱动电路304为图1的字元线驱动电路120的一个示意实例。

字元线驱动电路304包含三个地址线，用以操控单元阵列302。三个地址线中的每一者被充电至逻辑高位准或至逻辑低位准，借以提供8个独特的选择选项(即000、001、010、011、100、101、110及111)。字元线驱动电路304包含解码电路，且解码电路包含复数个逻辑运算子，用以解码地址线的位准以选择单元阵列302中的字元线。对于每一个独特的地址线的位准的组合，逻辑运算子用以选择仅有一个字元线。举例来说，如图3a所示，字元线驱动电路304包含具有复数个and逻辑运算子、nand逻辑运算子及not逻辑运算子的解码电路。然而，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，其他种类的逻辑运算子亦可以被实现在字元线驱动电路304中的解码电路。

第一记忆体元件300的一个实例的一个示意实例包含升压器字元线驱动电路306。在一些实施例的实例中，升压器字元线驱动电路306为图1的升压器字元线驱动电路160的一个示意实例。升压器字元线驱动电路306是操作以解码升压器字元线的位准，且前述的升压器字元线是关联于所选择的字元线以及升压器地址线。举例来说，如图3a所示，字元线及升压器地址线连接于升压器字元线驱动电路306的输入端。根据解码，升压器字元线驱动电路306是操作以自所选择的字元线的第二端，对所选择的字元线充电，其中第二端与所选择的字元线的第一端相反。对于2：1的配置，升压器字元线驱动电路306可以使用2个升压器解码地址线(亦指预先解码的升压器地址线)，自所选择的字元线的相反端对所选择的字元线充电。

举例来说，如图2所示的方块308，升压器字元线驱动电路306包含复数个nor逻辑运算子。所关联的升压器字元线连接于nor逻辑运算子的一个输入端，且升压器解码地址线连接于nor逻辑运算子的其他个输入端。nor逻辑运算子的多个输入端连接于字元线的第二端。因此，当所关联的升压器字元线以及升压器解码地址线的位准皆为逻辑低位准时，nor逻辑运算子的输出端为逻辑高位准，借以自第二端对所选择的字元线充电。虽然所示的升压器字元线驱动电路306包含复数个nor逻辑运算子在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，其他种类的逻辑运算子亦可以被实现在升压器字元线驱动电路306中的功能。

在一些实施例的实例中，字元线驱动电路304并非操作以解码地址线的位准，而是操作以解码预先解码的地址线的位准，用以选择第一记忆体元件300的字元线。举例来说，如图3a所示，字元线驱动电路304是操作以解码预先解码的地址线xb<0>、xb<1>、xb<2>、xb<3>、xa<0>、xa<1>、xab<0>及xab<1>的位准，用以选择第一记忆体元件300的字元线。在一些实施例的实例中，预先解码的地址线xb<0>、xb<1>、xb<2>、xb<3>、xa<0>及xa<1>以及预先解码的升压器地址线xab<0>及xab<1>是由图3b及以下说明中预先解码的地址线a<0>、a<1>及a<2>所获得。

图3b显示用于预先解码地址线a<0>、a<1>及a<2>的预先解码电路350的一实例。如图3b所示，预先解码电路350对三个地址线其中的二者(即a<1>及a<2>)解码，并解码成四个预先解码的位置线(即xb<0>、xb<1>、xb<2>及xb<3>)。相似地，预先解码电路350对剩余的第三个地址线(即a<0>)解码，并解码成预先解码位置线(即xa<0>及xa<1>)。此外，剩余的第三个地址线a<0>被预先解码成二个预先解码的升压器地址线(即xab<0>及xab<1>)。在一些实施例的实例中，预先解码的升压器地址线xab<0>与预先解码的地址线xa<0>为互补(complementary)。

虽然所示的预先解码电路350是用以对地址线a<1>及a<2>解码，并解码成预先解码的地址线xb<0>、xb<1>、xb<2>及xb<3>，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，三个地址线a<0>、a<1>及a<2>其中的任二者可以被预先解码成预先解码的地址线xb<0>、xb<1>、xb<2>及xb<3>；且剩余的第三个地址线可以被预先解码成预先解码的地址线xa<0>及xa<1>或被预先解码成预先解码的升压器地址线xab<0>及xab<1>。

再回到图3b，预先解码电路350包含复数个逻辑运算子，例如复数个not逻辑运算子352a、352b、352c、352d、352e、352f、352g及352h(共同是指复数个not逻辑运算子352)；以及复数个nand逻辑运算子354a、354b、354c及354d(共同是指复数个nand逻辑运算子354)。虽然图示中的预先解码电路350是由not逻辑运算子352及nand逻辑运算子354所形成，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，预先解码电路350亦可以由其他种类的逻辑运算子形成。

第一地址线a<1>连接于第一not逻辑运算子352a、第二nand逻辑运算子354b以及第四nand逻辑运算子354d的每一个输入端。第二地址线a<2>连接于第二not逻辑运算子352b、第三nand逻辑运算子354c以及第四nand逻辑运算子354d的每一个输入端。

第一not逻辑运算子352a的输出端连接于第一nand逻辑运算子354a以及第三nand逻辑运算子354c的每一个输入端。第二not逻辑运算子352b的输出端连接于第一nand逻辑运算子354a以及第二nand逻辑运算子354b的每一个输入端。第一nand逻辑运算子354a、第二nand逻辑运算子354b、第三nand逻辑运算子354c以及第四nand逻辑运算子354d的输出端分别连接于第三not逻辑运算子352c、第四not逻辑运算子352d、第五not逻辑运算子352e以及第六not逻辑运算子352f的输入端。第三not逻辑运算子352c、第四not逻辑运算子352d、第五not逻辑运算子352e以及第六not逻辑运算子352f分别提供预先解码的地址线xb<0>、xb<1>、xb<2>及xb<3>。

第二地址线a<2>连接于第七not逻辑运算子352g的输入端，且第七not逻辑运算子352g的输出端连接于第八not逻辑运算子352h的输入端。第七not逻辑运算子352g的输出端提供预先解码的地址线xa<0>以及预先解码的升压器地址线xab<1>。第八not逻辑运算子352h的输出端提供预先解码的地址线xa<1>以及预先解码的升压器地址线xab<0>。

在一些实施例的实例中，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，预先解码电路350本身为例示性的，且其他种类及配置的预先解码电路亦可以被使用在第一记忆体元件300中的预先解码的地址线。在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，地址线a<0>、a<1>及a<2>可以被预先解码成不同于预先解码的地址线xb<0>、xb<1>、xb<2>、xb<3>、xa<0>、xa<1>、xab<0>以及xab<1>的预先解码的地址线。

再回到图3a及图3b，单元阵列302操作以使用预先解码的地址线。如图3a所示，预先解码的地址线xb<0>、xb<1>、xb<2>、xb<3>、xa<0>以及xa<1>连接于字元线驱动电路304的输入端，且预先解码的地址线xab<0>以及xab<1>连接于升压器字元线驱动电路306的输入端。举例来说，预先解码的地址线xb<0>、xb<1>、xb<2>、xb<3>、xa<0>以及xa<1>连接于字元线驱动电路304的and逻辑运算子的输入端。and逻辑运算子的输出端沿着系统时脉信号ckp_wl连接于第一组nand逻辑运算子的输入端。第一组nand逻辑运算子的输出端连接于not逻辑运算子的输入端。not逻辑运算子的输出端轮流连接于单元阵列302的字元线。此外，预先解码的地址线xb<0>、xb<1>、xb<2>以及xb<3>沿着系统时脉信号ckp_wl连接于第二组nand逻辑运算子的输入端。第二组nand逻辑运算子的输出端连接于升压器字元线。

举例来说，预先解码的地址线xb<0>、xb<1>、xb<2>、xb<3>、xa<0>、xa<1>、xab<0>以及xab<1>是用来选择字元线并对单元阵列302中所选择的字元线充电。举例来说，当每一个第一地址线a<0>、第二地址线a<1>以及第三地址线a<2>的位准为逻辑高位准时，每一个预先解码的地址线xa<1>以及xb<3>的位准亦为逻辑高位准。例如，对于如图3b所示的预先解码电路350，当每一个第二地址线a<1>以及第三地址线a<2>的位准为逻辑高位准时，第四nand逻辑运算子354d的输出端的位准为逻辑低位准。第四nand逻辑运算子354d的输出端的位准为逻辑低位准，是因为第四nand逻辑运算子354d连接于第六not逻辑运算子352f的输入端，第六not逻辑运算子352f的输出端(即预先解码的地址线xb<3>)的位准为逻辑高位准。相似地，当第一地址线a<0>的位准为逻辑高位准时，第七not逻辑运算子352g的输出端的位准为逻辑低位准。第七not逻辑运算子352g的输出端的位准为逻辑低位准，是因为第七not逻辑运算子352g连接于第八not逻辑运算子352h的输入端，第八not逻辑运算子352h的输出端(即预先解码的地址线xb<1>以及预先解码的升压器地址线xab<0>)的位准为逻辑高位准。此外，预先解码的地址线xb<0>、xb<1>、xb<2>以及xa<0>以及预先解码的升压器地址线xab<1>的位准为逻辑低位准。

此外，当每一个预先解码的地址线xa<1>以及xb<3>的位准为逻辑高位准时，字元线wl<7>被选择且被充电至逻辑高位准。如图3a所示的所选择的字元线wl<7>自第一端被充电至逻辑高位准。此外，当预先解码的地址线xb<3>的位准为逻辑高位准时，则所关联的升压器字元线wlb<3>被充电至逻辑低位准。

更进一步，当预先解码的地址线xa<1>的位准为逻辑高位准时，预先解码的升压器地址线xab<1>的位准为逻辑低位准。在操作期间，当所关联的升压器字元线wlb<3>被充电至逻辑低位准且预先解码的升压器地址线xab<1>被充电至逻辑低位准，升压器字元线驱动电路306的输出端的位准为逻辑高位准，其中升压器字元线驱动电路306的输出端自第二端对所选择的字元线wl<7>充电至逻辑高位准。因此，相较于传统只对所选择的字元线的一端充电的设置方式，根据一些实施例的实例，单元阵列302中所选择的字元线wl<7>的二端皆被充电，借以改善单元阵列302的周期时间。

相似地，当字元线wl<0>被选择，预先解码的升压器地址线xab<0>亦被选择，且升压器字元线wlb<0>被活化，借以自第一端及第二端对字元线wl<0>充电。此外，当字元线wl<1>被选择，预先解码的升压器地址线xab<1>亦被选择，且升压器字元线wlb<0>被活化，因此自第一端及第二端对字元线wl<1>充电。另外，当字元线wl<2>被选择，预先解码的升压器地址线xab<0>亦被选择，且升压器字元线wlb<1>被活化，借以自第一端及第二端对字元线wl<2>充电。此外，当字元线wl<3>被选择，预先解码的升压器地址线xab<1>亦被选择，且升压器字元线wlb<3>被活化，因此自第一端及第二端对字元线wl<3>充电。相似地，当字元线wl<4>被选择，预先解码的升压器地址线xab<0>亦被选择，且升压器字元线wlb<2>被活化，因此，自第一端及第二端对字元线wl<4>充电。此外，当字元线wl<5>被选择，预先解码的升压器地址线xab<1>亦被选择，且升压器字元线wlb<2>被活化，因此自第一端及第二端对字元线wl<5>充电。最后，当字元线wl<6>被选择，预先解码的升压器地址线xab<0>亦被选择，且升压器字元线wlb<3>被活化，因此自第一端及第二端对字元线wl<6>充电。

图4描绘单元阵列302中字元线以及升压器字元线的布局的一个实例。字元线以及升压器字元线可以相互连接，例如图3a中所示的字元线驱动电路304以及升压器字元线驱动电路306的结构。如图4所示，每一个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>以及wl<7>是形成呈具有第一长度及第一宽度的条带。此外，前述的条带具有第一厚度(图中未示)。字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>以及wl<7>是由介电材料所形成并呈大致上相互平行的。第一长度取决于每一个字元线与记忆单元连接的数目。举例来说，字元线的长度随着字元线与记忆单元连接的数目增加而增加。字元线自第一金属形成。举例来说，第一金属可为金属类型一。

如图4所示，每一个升压器字元线wlb<0>、wlb<1>、wlb<2>以及wlb<3>是形成呈具有第二长度及第二宽度的条带。此外，前述的条带具有第二厚度(图中未示)。升压器字元线wlb<0>、wlb<1>、wlb<2>以及wlb<3>是由介电材料所形成并呈大致上相互平行的。在一些实施例的实例中，关联于升压器字元线的第二宽度大于关联于字元线的第一宽度。此外，一些实施例中，关联于升压器字元线的第二厚度大于关联于字元线的第一厚度。因此，由于宽度与厚度的增加，升压器字元线的电阻值小于字元线的电阻值。

在一些实施例的实例中，没有任何一个单元阵列302中的记忆单元是直接连接于升压器字元线。相反地，如图3a所示的实施例中，升压器字元线连接于所关联的字元线的第二端，其中为轮流连接于单元阵列302中的记忆单元。举例来说，如图3a所示的升压器字元线wlb<3>延伸自字元线驱动电路304至连接字元线wl<7>的第二端(图3a中的右侧)的升压器字元线驱动电路306。因此，升压器字元线的维度并没有被相似于应用于字元线的设计约束限制，由于单元阵列302中的每一个字元线被设计成用以连接被字元线所支持的每一个记忆单元中的一个列。每一个字元线所需的长度与宽度被记忆单元中存在的列的数目影响，其中前述的列连接于所关联的字元线。然而，升压器字元线具有未与任何记忆单元直接连接的属性，升压器字元线可以被设计成用以最佳化电阻值。升压器字元线促使自字元线的第二端对所关联的字元线充电，而非具有直接选择记忆单元的功能。据此，升压器字元线未直接连接于记忆单元。举例来说，升压器字元线可以被设计成较字元线薄且宽。升压器字元线的电阻值随着升压器字元线的厚度增加及/或厚度增加而减小。当升压器字元线连接于字元线，例如图3a所示的字元线驱动电路304以及升压器字元线驱动电路306，较低的升压器字元线的电阻值减少了字元线与升压器字元线连接的组合的电阻值。

在一些实施例的实例中，升压器字元线形成自字元线的独立层。举例来说，升压器字元线形成于字元线的层的上方或下方。升压器字元线透过介电材料而独立于字元线。另外，升压器字元线可以形成自相异于字元线的金属的其他金属。举例来说，升压器字元线可以形成自第二金属类型，且字元线可以形成自第一金属类型，其中第二金属类型相异于第一金属类型。

根据本揭示案的一些实施例，图5描绘第二记忆体元件500的一个实例。在一些实施例的实例中，第二记忆体元件500为图1的记忆体元件100的一个示意实例，并为4：1的配置。其中4：1的配置是指四个字元线关联于一个升压器字元线。第二记忆体元件500包含单元阵列502。单元阵列502包含复数个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>。每一个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>皆连接于复数记忆单元(图中未示)。虽然图示中的单元阵列502仅包含八个字元线，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，单元阵列502可以包含多于八个或少于八个字元线。举例来说，单元阵列502为具有八个字元线的图1及图2的单元阵列110的一个示意实例(即m为8)。

如图5所示，单元阵列502还包含复数个升压器字元线wlb<0>及wlb<1>。每一个升压器字元线是关联于一组为四个的字元线。举例来说，升压器字元线wlb<0>是关联于字元线wl<0>、wl<1>、wl<2>及wl<3>，且升压器字元线wlb<1>是关联于字元线wl<4>、wl<5>、wl<6>及wl<7>。如上所述，关联于一组为四个的字元线及一个升压器字元线所为的配置，此配置是指4：1的配置。四个字元线以及所关联的升压器字元线的组合形成4：1的配置被标定为单元方块508。在一些实施例的实例中，单元方块508可以复制，以扩展单元阵列502的尺寸。

单元阵列502通过使用字元线驱动电路504而被存取。举例来说，字元线驱动电路504是操作以选择单元阵列502中的字元线，并操作以对所选择的字元线充电至逻辑高位准。此外，字元线驱动电路504是操作以对升压器字元线充电，并充电至预先解码的地址线的位准，其中前述的升压器字元线是关联于所选择的字元线。字元线驱动电路504是操作以自所选择的字元线的第一端，对所选择的字元线充电。

字元线驱动电路504包含三个地址线，用以操控单元阵列502。三个地址线中的每一者被充电至逻辑高位准或至逻辑低位准，借以提供八个独特的选择选项。字元线驱动电路504包含复数个逻辑运算子，用以解码地址线的位准以选择单元阵列502中的字元线。字元线驱动电路504是操作以自第一端对所选择的字元线充电，并充电至至逻辑高位准。

字元线驱动电路504包含解码电路，且解码电路包含复数个逻辑运算子，用以解码预先解码地址线的位准以识别用以充电的字元线。复数个逻辑运算子包含not逻辑运算子以及nand逻辑运算子。虽然图示中的字元线驱动电路504的解码电路仅包含not逻辑运算子以及nand逻辑运算子，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，其他种类的逻辑运算子亦可以被实现在字元线驱动电路504中的解码电路。在一些实施例的实例中，字元线驱动电路504为图1的字元线驱动电路120的一个示意实例。

第二记忆体元件500还包含升压器字元线驱动电路506。升压器字元线驱动电路506是操作以解码升压器字元线的位准，且前述的升压器字元线是关联于所选择的字元线以及预先解码的升压器地址线。如图5所示，升压器字元线驱动电路506的输出端连接于单元阵列302中字元线的第二端。升压器字元线驱动电路506是操作以解码关联于所选择的升压器字元线及预先解码的升压器地址线的位准，以及操作以自第二端对所选择的字元线充电。对于4：1的配置，升压器字元线驱动电路506可以使用四个升压器解码地址线(亦指预先解码的升压器地址线)，用以自所选择的字元线的相反端对所选择的字元线充电。

举例来说，升压器字元线驱动电路506包含复数个nor逻辑运算子，用以解码关联于所选择的升压器字元线及预先解码的升压器地址线的升压器字元线的位准。然而，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，其他种类的逻辑运算子亦可以被实现在升压器字元线驱动电路506中的功能。在一些实施例的实例中，升压器字元线驱动电路506为图1的升压器字元线驱动电路160的一个示意实例。

如图5所示，单元阵列502是操作以使用相似于图3a中所讨论结合的实例的预先解码的地址线。举例来说，地址线a<0>、a<1>及a<2>被预先解码为预先解码的位置线xb<0>、xb<1>、xa<0>、xa<1>、xa<2>及xa<3>以及预先解码的升压器地址线xab<0>、xab<1>、xab<2>及xab<3>。预先解码的位置线xb<0>、xb<1>、xa<0>、xa<1>、xa<2>及xa<3>被用以选择字元线，以及被用以自所选择的字元线的第一端对所选择的字元线充电；预先解码的升压器地址线xab<0>、xab<1>、xab<2>及xab<3>被用以自所选择的字元线的第二端对所选择的字元线充电。在一些实施例的实例中，4：1的配置中，四个预先解码的位置线可以被用以自第二端对字元线充电。

在一些实施例的实例中，当字元线wl<0>被选择，预先解码的地址线xab<0>以及升压器字元线wlb<0>皆被活化，借以自第一端及第二端皆对字元线wl<0>充电。相似地，当字元线wl<1>被选择，预先解码的地址线xab<1>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<1>充电。此外，当字元线wl<2>被选择，预先解码的地址线xab<2>以及升压器字元线wlb<0>皆被活化，借以自第一端及第二端皆对字元线wl<2>充电。另外，当字元线wl<3>被选择，预先解码的地址线xab<3>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<3>充电。相似地，当字元线wl<4>被选择，预先解码的地址线xab<0>以及升压器字元线wlb<1>皆被活化，因此，自第一端及第二端皆对字元线wl<4>充电。另外，当字元线wl<5>被选择，预先解码的地址线xab<1>以及升压器字元线wlb<1>皆被活化，借以自第一端及第二端皆对字元线wl<5>充电。另外，当字元线wl<6>被选择，预先解码的地址线xab<2>以及升压器字元线wlb<1>皆被活化，因此，自第一端及第二端皆对字元线wl<6>充电。最后，当字元线wl<7>被选择，预先解码的地址线xab<3>以及升压器字元线wlb<1>皆被活化，因此，自第一端及第二端皆对字元线wl<7>充电。

图6描绘单元阵列502中字元线以及升压器字元线的关于4：1的配置的布局的一个实例。每一个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>是形成呈具有第一长度、第一宽度及第一厚度的条带。字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>是由介电材料所形成并呈大致上相互平行的。第一长度取决于每一个字元线与记忆单元连接的数目。举例来说，字元线的长度随着字元线与记忆单元连接的数目增加而增加。字元线自第一金属形成。举例来说，第一金属可为金属类型一。

单元阵列502中的每一个升压器字元线wlb<0>及wlb<1>是形成呈具有第二长度、第二宽度及第二厚度的条带。升压器字元线wlb<0>及wlb<1>是由介电材料所形成并呈大致上相互平行的。在一些实施例的实例中，第二宽度大于第一宽度。此外，一些实施例中，第二厚度大于第一厚度。因此，升压器字元线wlb<0>及wlb<1>的电阻值小于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的电阻值。此外，第二长度、第二宽度及第二厚度可以被选择，用以获得对于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>为合意的电阻值。

在一些实施例的实例中，单元阵列502中，升压器字元线wlb<0>及wlb<1>形成自字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的独立平面。举例来说，升压器字元线形成于字元线的平面的上方或下方，其中前述的平面是形成于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>。介电材料分隔二个(独立)平面。一些实施例之中，升压器字元线wlb<0>及wlb<1>形成自相异于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的金属类型的其他金属类型。举例来说，升压器字元线wlb<0>及wlb<1>形成自金属类型三，而字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>形成自金属类型一。

根据本揭示案的一些更多实施例，图7描绘第三记忆体元件700的一个实例。在一些实施例的实例中，第三记忆体元件700为图1的记忆体元件100的一个示意实例，并为8：1的配置。其中8：1的配置是指八个字元线关联于一个升压器字元线。第三记忆体元件700包含单元阵列702。单元阵列702包含复数个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>。每一个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>皆连接于复数记忆单元(图中未示)。虽然图示中的单元阵列702仅包含八个字元线，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，单元阵列702可以包含多于八个或少于八个字元线。举例来说，单元阵列702为具有八个字元线的图1及图2的单元阵列110的一个示意实例(即m为8)。

此外，单元阵列702包含升压器字元线wlb<0>。如图7所示，升压器字元线wlb<0>是关联于一组为八个的字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>。如上所述，一组为八个的字元线及一个升压器字元线所为的配置是指8：1的配置。八个字元线以及所关联的升压器字元线的组合形成8：1的配置被标定为单元方块708。在一些实施例的实例中，单元方块708可以复制，以扩展单元阵列702的尺寸。

单元阵列702通过使用字元线驱动电路704而被存取。举例来说，字元线驱动电路704是操作以选择单元阵列702中的字元线，并操作以对所选择的字元线充电至逻辑高位准。此外，字元线驱动电路704是操作以对升压器字元线wlb<0>充电，充电至预先解码的地址线的位准。字元线驱动电路704是操作以第一端，对所选择的字元线以及升压器字元线wlb<0>充电。

字元线驱动电路704包含三个地址线，用以操控单元阵列702。三个地址线中的每一者被充电至逻辑高位准或至逻辑低位准，借以提供八个独特的选择选项。字元线驱动电路704包含复数个逻辑运算子，用以解码地址线的位准以选择单元阵列702中的字元线。举例来说，字元线驱动电路504包含解码电路，且解码电路包含复数个逻辑运算子，用以解码预先解码地址线的位准以识别用以充电的字元线。复数个逻辑运算子包含not逻辑运算子以及nand逻辑运算子。虽然图示中的字元线驱动电路704的解码电路仅包含not逻辑运算子以及nand逻辑运算子，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，其他种类的逻辑运算子亦可以被实现在字元线驱动电路704中的解码电路。在一些实施例的实例中，字元线驱动电路704为图1的字元线驱动电路120的一个示意实例。

第三记忆体元件700还包含升压器字元线驱动电路706。在一些实施例的实例中，升压器字元线驱动电路706为图1的升压器字元线驱动电路160的一个示意实例。升压器字元线驱动电路706是操作以解码升压器字元线wlb<0>以及升压器地址线的位准。如图7所示，升压器字元线驱动电路706的输出端连接于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的第二端。升压器字元线驱动电路706是操作以解码关联于所选择的升压器字元线及预先解码的升压器地址线的位准，以及操作以自第二端对所选择的字元线充电。对于8：1的配置，升压器字元线驱动电路706可以使用八个升压器解码地址线(亦指预先解码的升压器地址线)，用以自所选择的字元线的相反端对所选择的字元线充电。

在一些实施例的实例中，升压器字元线驱动电路706包含复数个nor逻辑运算子，用以解码关联于所选择的字元线及预先解码的升压器地址线的升压器字元线的位准。然而，在本领域具有通常知识者阅读在本揭示案的一些实施例后应能了解，其他种类的逻辑运算子亦可以被实现在升压器字元线驱动电路706中的功能。

如图7所示，单元阵列702是操作以使用相似于图3a及图5中所讨论结合的实例的预先解码的地址线。举例来说，地址线a<0>、a<1>及a<2>被预先解码为预先解码的位置线xa<0>、xa<1>、xa<2>、xa<3>、xa<4>、xa<5>、xa<6>及xa<7>以及预先解码的升压器地址线xab<0>、xab<1>、xab<2>、xab<3>、xab<4>、xab<5>、xab<6>及xab<7>。预先解码的位置线xa<0>、xa<1>、xa<2>、xa<3>、xa<4>、xa<5>、xa<6>及xa<7>以及预先解码的升压器地址线xab<0>、xab<1>、xab<2>、xab<3>、xab<4>、xab<5>、xab<6>及xab<7>被用以选择字元线，以及被用以自二端(第一端及第二端)对所选择的字元线充电。在一些实施例的实例中，8：1的配置中，八个预先解码的位置线可以被用以自第二端对字元线充电。

举例来说，当字元线wl<0>被选择，预先解码的地址线xab<0>以及升压器字元线wlb<0>皆被活化，借以自第一端及第二端皆对字元线wl<0>充电。相似地，当字元线wl<1>被选择，预先解码的地址线xab<1>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<1>充电。此外，当字元线wl<2>被选择，预先解码的地址线xab<2>以及升压器字元线wlb<0>皆被活化，借以自第一端及第二端皆对字元线wl<2>充电。另外，当字元线wl<3>被选择，预先解码的地址线xab<3>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<3>充电。相似地，当字元线wl<4>被选择，预先解码的地址线xab<4>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<4>充电。另外，当字元线wl<5>被选择，预先解码的地址线xab<5>以及升压器字元线wlb<0>皆被活化，借以自第一端及第二端皆对字元线wl<5>充电。另外，当字元线wl<6>被选择，预先解码的地址线xab<6>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<6>充电。最后，当字元线wl<7>被选择，预先解码的地址线xab<7>以及升压器字元线wlb<0>皆被活化，因此，自第一端及第二端皆对字元线wl<7>充电。

图8描绘单元阵列702中字元线以及升压器字元线的关于8：1的配置的布局的一个实例。每一个字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>是形成呈具有第一长度、第一宽度及第一厚度的条带。字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>是由介电材料所形成并呈大致上相互平行的。第一长度取决于每一个字元线与记忆单元连接的数目。举例来说，字元线的长度随着字元线与记忆单元连接的数目增加而增加。字元线自第一金属形成。举例来说，第一金属可为金属类型一。

如图8所示，升压器字元线wlb<0>是形成呈具有第二长度、第二宽度及第二厚度的条带。在一些实施例的实例中，第二宽度大于第一宽度。此外，第二厚度大于第一厚度。因此，升压器字元线wlb<0>的电阻值小于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的电阻值。

比较图4、图6及图8分别所示的2：1的配置、4：1的配置及8：1的配置，图4、图6分别所示的2：1的配置、4：1的配置中的升压器字元线较图8所示的8：1的配置中的升压器字元线薄。较厚的升压器字元线通常比起较薄的升压器字元线具有较低的电阻，因此较厚的升压器字元线提供较佳(如较快的)效能。然而，2：1的配置使用一个二位元地址，因此会需要二个解码线。因此，如图3a所示的一实例中，升压器字元线驱动电路306对于每一个升压器字元线接收仅有二个位元地址(xab<0:1>)。相反地，升压器字元线驱动电路706需要八个解码线(xab<0:7>)。因此，当2：1的配置中较薄的升压器字元线可以相较于8：1的配置中较厚的升压器字元线展示出较高的电阻时，2：1的配置可以使用较简易的解码结构，8：1的配置则可以使用较复杂的解码结构。特定的字元线/升压器字元线的配置可以根据设计需求(例如速度比对复杂度等)因而被选择。

在一些实施例的实例中，升压器字元线形成自字元线的独立平面。举例来说，升压器字元线wlb<0>形成于第二平面，其中前述的第二平面为形成具有字元线的wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的第一平面的上平面或下平面。第二平面及第一平面透过介电材料而相互独立(分离)。另外，升压器字元线wlb<0>形成自相异于字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>的金属的其他金属。举例来说，升压器字元线wlb<0>形成自第二金属类，字元线wl<0>、wl<1>、wl<2>、wl<3>、wl<4>、wl<5>、wl<6>及wl<7>则形成自第一金属类型。

图9描绘用以操作记忆体元件的方法900中的步骤。方法900的步骤可以被实现于操作上述讨论的记忆体元件，如图1、图3a、图5及图7中的记忆体元件。在一实施例中，方法900的步骤可以使用逻辑运算子操作以及形成元件。然而，方法900的步骤亦可以使用处理器及记忆体操作。方法900的步骤储存在记忆体的指示中，其中当记忆体被处理器执行时，配置处理器操作方法900的步骤。

方法900的方块902中，在记忆体元件中提供一个或多个升压器字元线。举例来说，一个或多个升压器字元线可以形成于记忆体元件中。升压器字元线的数目取决于所选定的配置。举例来说，对于1：1的配置，一个升压器字元线提供给记忆体元件中的每一个字元线。相似地，对于2：1的配置，一个升压器字元线提供给记忆体元件中的每二个字元线。此外，对于3：1的配置，一个升压器字元线提供给记忆体元件中的每三个字元线，以此类推。

方法900的方块904中，解码一个或多个地址线的位准，用以选择记忆体元件中的一个字元线。解码地址线的位准是使用包含复数逻辑运算子的解码电路。然而，可以被理解的，解码亦可以使用真值表被处理器执行。位准是以二元数字表示。举例来说，二元数位1表示第一位准，且二元数位0表示第二位准。第一位准相异于第二位准。

方法900的方块906中，关联于所选择的字元线的升压器字元线为对预先解码地址预先充电。举例来说，字元线驱动电路是操作以自第一端对升压器字元线充电，并充电至第二位准。方法900的方块908中，自第一端对所选择的字元线充电。举例来说，字元线驱动电路是操作以自第一端对字元线充电，并充电至第一位准。方法900的方块910中，自第二端对所选择的字元线充电。举例来说，字元线驱动电路是操作以自第二端对字元线充电，并充电至第一位准。

因此，根据一些实施例，所选择的字元线可以自第一端及第二端被充电至第一位准。自第一端及第二端皆对所选择的字元线充电改善所选择的字元线的二端的电压分布。举例来说，图10描绘记忆体元件100的实例中的所选择的字元线的二端的电压分布的一个实例。图10所示的图表1002显示所选择的字元线的第一端的电压分布，且图10所示的图表1004显示所选择的字元线的第二端的电压分布。电压v1表示第一位准，且电压v0表示第二位准。如图10所示，所选择的的二端的电压分布大致上相似。由于在所选择的字元线的二端皆使用字元线充电信号，而不是要求自所选择的字元线的一端至其另一相对端的单一充电信号，借此改善记忆体元件100的周期时间。举例来说，改善的电压位准改善了自记忆体元件100中所对应的提供的输入以及接收的输出的时间间隔。如此一来，自所选择的字元线的二端皆对自所选择的字元线充电改善记忆体元件100的操作速度。

根据一些实施例的实例，一种半导体元件，其特征在于，包含：复数记忆单元，设置在复数个列及复数个栏中；复数初级字元线，其中每一个该等初级字元线连接于设置在一个该等列中的一第一复数记忆单元；一字元线驱动电路，操作以选择该等初级字元线的一第一初级字元线，以及操作以自一第一端对所选择的该第一初级字元线充电；以及至少一次级字元线，操作以自一第二端对所选择的该第一初级字元线充电。

一些实施例中，该第一初级字元线与该至少一次级字元线的组合电阻值小于该第一初级字元线的电阻值。

一些实施例中，该字元线驱动电路操作以对该至少一次级字元线充电，并充电至大致上等于一第二预定位准，且其中该第二预定位准大致上等于一预先解码地址线位准。

一些实施例中，该第一初级字元线是形成于一第一层，且该至少一次级字元线是形成于相异于该第一层的层。

一些实施例中，该等初级字元线是由一第一金属形成，且该至少一次级字元线是由相异于该第一金属的金属形成。

一些实施例中，该字元线驱动电路是透过解码复数地址线的位准，操作以自该等初级字元线选择该第一初级字元线。

一些实施例中，每一个该至少一次级字元线是关联于该等初级字元线的一预定数目。

一些实施例中，关联于该至少一次级字元线的该等初级字元线的该预定数目包含2ⁿ个该等初级字元线，其中n为正整数。

根据一些实施例的实例，一种记忆体元件，其特征在于，包含：复数记忆单元，设置在具有复数个列及复数个栏的一矩阵中；复数字元线，其中每一个该等字元线连接于设置在该矩阵的一个该等列中的一第一复数记忆单元；复数升压器字元线，其中每一个该等升压器字元线是关联于该等字元线的一预定数目；以及一驱动电路，操作以：解码复数地址线的位准，以选择该等字元线的其中一者；自一第一端对所选择的该等字元线的其中一者充电；以及透过关联于所选择的该等字元线的其中一者的复数升压器字元线的其中一者，自一第二端对所选择的该等字元线的其中一者充电。

一些实施例中，每一个该等字元线是形成呈具有一第一宽度的条带。

一些实施例中，每一个该等升压器字元线是形成呈具有一第二宽度的其他条带。

一些实施例中，该第二宽度大于该第一宽度。

一些实施例中，该等升压器字元线的其中一者的电阻值是小于所选择的该等字元线的其中一者的电阻值。

一些实施例中，该等字元线是形成于一半导体的一第一平面，且该等升压器字元线是形成于该半导体的相异于该第一平面的一第二平面。

一些实施例中，该等字元线是自一第一金属形成，且该等升压器字元线是自相异于该第一金属的一第二金属形成。

一些实施例中，该驱动电路更操作以：自该第一端对所选择的该等字元线的其中一者充电，并充电至大致上等于一第一预定位准；自该第一端对该等升压器字元线的其中一者充电，并充电至大致上等于一第二预定位准；以及自该第二端对所选择的该等字元线的其中一者充电，并充电至大致上等于该第一预定位准。

一些实施例中，记忆体元件还包含：一预先解码电路，操作以预先解码该等地址线，以及操作以预先解码地址线升压器。

一些实施例中，该等字元线是形成于一第一层，且该等升压器字元线是形成于相异于该第一层的层。

根据一些实施例的实例，一种用以操作记忆体元件的方法，其特征在于，包含：在一记忆体元件的一单元阵列中提供至少一升压器字元线，其中该单元阵列包含连接于设置在复数列中的复数记忆单元的复数字元线；解码复数地址线的位准，以选择该单元阵列中的该等字元线的一字元线；自一第一端对选择的该字元线充电，并充电至大约等于一第一预定位准；以及透过该至少一升压器字元线，自一第二端对选择的该字元线充电。

一些实施例中，透过该至少一升压器字元线，自一第二端对该选择的字元线充电的步骤还包含：对该至少一升压器字元线充电，并充电至大致上等于一第二预定位准；解码该等地址线的位准以及该第二预定位准；以及自该第二端对该选择的字元线充电。

前文概述了数个实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的实施例的态样。熟悉此项技术者应了解，可易于使用本揭示案的实施例作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的实施例的精神及范畴，并且可在不脱离本揭示案的实施例的精神及范畴的情况下在本文中实施各种变化、取代及修改。