用于对存储装置中的位进行排序的设备和方法与流程

本公开大体涉及半导体存储器和方法，且更具体地，涉及用于对存储装置中的位进行排序的设备和方法。

背景技术：

存储装置通常被提供为计算机或其他电子系统中的内部半导体集成电路。有许多不同类型的存储器，包括易失性和非易失性存储器。易失性存储器可能需要电力来维护其数据(例如，主机数据、错误数据等)，并且包括随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)和晶闸管随机存取存储器(tram)等。非易失性存储器可以通过在不通电时保留所存储的数据来提供持久数据，并且可以包括与非闪速存储器、或非闪速存储器和电阻可变存储器，诸如相变随机存取存储器(pcram)、电阻随机存取存储器(rram)和磁阻随机存取存储器(mram)，诸如自旋扭矩转移随机存取存储器(sttram)等。

电子系统通常包括多个处理资源(例如，一或多个处理器)，其可以检索和执行指令，并将所执行的指令的结果存储到合适的位置。处理器可以包括多个功能单元，诸如算术逻辑单元(alu)电路系统、浮点单元(fpu)电路系统和组合逻辑块，其可以用于通过对数据(例如，一或多个运算对象)执行诸如与、或、非、与非、或非及异或和反相(例如，反演)逻辑操作等逻辑操作来执行指令。例如，功能单元电路系统可以用于经由多个操作对运算对象执行算术运算，诸如加法、减法、乘法和除法。没有用于对信息进行排序的逻辑的存储装置可能导致与这种算术运算相关联的延迟增加，或者可能不会改善延迟问题。

附图说明

图1是根据本公开的多个实施例的包括存储装置的计算系统形式的设备的框图。

图2是根据本公开的多个实施例的存储装置的存储单元阵列和存储装置的控制器的框图。

图3是示出根据本公开的多个实施例的存储单元阵列的一行的示意图。

图4是示出根据本公开的多个实施例的用于经由列解码电路系统按照特定次序在感测放大器和i/o电路系统之间传输位的设备和方法的框图。

图5是根据本公开的多个实施例的执行读取操作的示例性方法的流程图。

图6是根据本公开的多个实施例的执行写入操作的示例性方法的流程图。

具体实施方式

本公开包括用于组织存储装置中的位的系统、设备和方法。在多个实施例中，一种设备可以包括存储单元阵列、数据接口、耦合在存储单元阵列和数据接口之间的列解码电路系统以及耦合到存储单元阵列的控制器，所述控制器被配置成使所述设备将与阵列中的一行存储单元相关联的位锁存在多个感测放大器中，并且通过列解码电路系统将位从感测放大器发送到数据接口，所述数据接口可以包括或被称为dq。所述位可以按照可对应于特定矩阵配置的特定次序发送到dq，并且因此可以促进对数据执行的算术运算或降低对数据执行的算术运算的复杂性。

计算系统中的多个组件可以参与向功能单元电路系统提供指令以供执行。这些指令可以例如由诸如控制器和/或主处理器等处理资源来执行。数据(例如，将在其上执行指令的运算对象)可以被写入和/或存储在可由功能单元电路系统访问的存储单元阵列中。在许多情况下，处理资源(例如，处理器和/或相关联功能单元电路系统)可以在存储单元阵列的外部，并且经由处理资源和存储单元阵列之间的总线来存取数据，以执行一组指令。

在一些情况下，由处理资源按照数据存储在存储单元阵列中的次序从存储单元传输数据。以这种方式存取数据可以降低从存储单元阵列到处理资源的通量(例如，速率和/或效率)，因为在可以对数据执行指令之前，处理资源可能需要对数据进行重新排序、组织或以其他方式操纵。处理资源的通量降低可能会降低计算系统的整体性能。

在本公开的多个实施例中，在处理资源对数据执行指令之前，数据位可以由耦合到存储单元阵列的电路系统进行排序。在一些情况下，耦合到存储单元阵列的控制器引导电路系统按照特定次序将数据位发送到dq，以便传输到处理资源。可以经由来自处理资源的命令来请求数据位被发送到dq并被传输到处理资源的特定次序，并且特定次序可以将数据以特定的矩阵配置进行配置以供处理资源处理。在一些实施例中，电路系统可以包括列解码电路系统，所述列解码电路系统包括例如多路复用器，所述多路复用器按照特定次序从感测放大器选择数据并将数据发送到dq。特定次序可以基于来自存储器系统上的处理资源和/或控制器的命令。例如，从存储单元阵列传输到感测放大器的数据可以经由列解码电路系统(例如，多路复用器)按照特定次序从感测放大器发送到dq。特定次序可以包括从相邻的感测放大器组发送的位，或者可以包括从由特定数量的感测放大器彼此分开的感测放大器组发送的位。

此外，由dq接收的数据位可以经由列解码电路系统按照特定次序被写入感测放大器。特定次序可以包括将数据位写入相邻的感测放大器组，或者可以包括将数据位写入由特定数量的感测放大器彼此分开的感测放大器组。经由列解码电路系统按照特定次序从感测放大器发送到dq和/或经由列解码电路系统按照特定次序从dq发送到感测放大器的数据位可以对应于矩阵的行、列和/或对角线。在多个实施例中，列解码电路系统将数据位发送到dq和/或感测放大器的特定次序可以基于存储器系统上的dq数量和/或存储器系统的丛发长度(其可以是可变的)。

以上述方式从存储单元阵列向存储单元阵列传输数据和/或向存储单元阵列写入数据可以减少通常由处理资源施行的步骤数量。因此，本公开的多个实施例可以提供各种益处，包括与存取(例如，读取、写入等)存储在存储单元阵列中的数据值相关联的提高的通量(例如，增加的速度、速率和/或效率)。

在本公开的以下详细描述中，参考形成本公开一部分的附图，并且在附图中通过图示的方式示出本公开的多个实施例可以如何实施。这些实施例被足够详细地描述，以使本领域普通技术人员能够实践本公开的实施例，并且应当理解，可以利用其他实施例，并且可以在不脱离本公开的范围的情况下进行过程、电气和/或结构改变。

如本文所使用的，“多个”事物可以指此类事物中的一或多个。例如，多个存储装置可以指存储装置中的一或多个。此外，本文使用的指示符，例如“m”、“n”、“x”和“y”，特别是关于附图中的参考编号，表示如此指定的多个特定特征可以包括在本公开的多个实施例中。

本文的图遵循编号惯例，其中参考编号的第一个数字或多个数字对应于图编号，并且其余数字标识图中的元件或组件。不同图之间的相似元件或组件可以通过使用相似的数字来标识。例如，130可以引用图1中的元件“30”，并且类似的元件可以被引用为图2中的230。将理解，可以添加、交换和/或消除本文的各种实施例中所示的元件，以便提供本公开的多个附加实施例。此外，图中提供的元件的比例和相对比例旨在说明本公开的各种实施例，而不是用于限制性意义。

图1是根据本公开的多个实施例的包括存储装置120的计算系统100形式的设备的框图。系统100可以是膝上型计算机、平板计算机、个人计算机、数码照相机、数字记录和回放装置、移动电话、个人数字助理(pda)、存储卡读取器、接口集线器、传感器、自主或半自主机动车辆、自主或半自主制造机器人或具备物联网(iot)能力的装置等。

在多个实施例中，读取和/或写入数据和相关联命令可以基于预先存在的协议(例如，ddr3、ddr4、lpddr4等)利用dram装置中的数据路径和定时。如本文所使用的，数据移动是包含性的术语，其包括例如从源位置向目的位置，诸如从存储单元阵列向处理资源复制、传输和/或传送数据值，反之亦然。如读者将理解的，尽管关于本文呈现的示例讨论dram型存储装置，但是实施例不限于dram实施方式。

在多个实施例中，存储装置(例如，如图1中的120所示)中的一行(例如，如图2中的219和本文别处的相应参考编号所示)虚拟地址空间可以具有16k位的位长度(例如，对应于dram配置中的16,384个存储单元或互补的存储单元对)。用于此种16k位的读取/锁存电路系统(例如，如图1中的150和本文别处的相应参考编号所示)可以包括相应的16k感测放大器(例如，如图3中的306处和本文中别处的相应参考编号处所示)和相关联电路系统，所述相关联电路系统与可选择地耦合到16k位行中的相应存储单元的感测线根据节距形成。存储装置中的感测放大器可以用作由读取/锁存电路系统150感测的来自所述行的存储单元的单个数据值(位)的高速缓存。更一般地，本公开的多个实施例包括读取/锁存电路系统150(例如，感测放大器306和相关联电路系统)，其可以与存储单元阵列的感测线根据节距形成。本文描述的读取/锁存电路系统和其他数据存储组件能够执行数据感测和/或存储(例如，缓存、锁存、缓冲等)存储单元阵列本地的数据。

为了理解基于使用列解码电路系统对位进行排序的改进的数据移动技术，以下是对用于实施此类技术的设备(例如，具有这些能力的存储装置120和相关联主机110)的讨论。

如图1所示，系统100可以包括耦合(例如，连接)到存储装置120的主机110。存储装置120包括存储单元阵列130和控制器140，以及用于以矩阵配置组织数据并将数据从矩阵配置转换为线性配置的各种其他电路系统，如本文所示和所述。主机110可以负责操作系统(os)和/或可以加载到其上(例如，经由控制器140从存储装置120)的各种应用的执行。主机110可以包括系统主板和背板，并且可以包括多个处理资源(例如，一或多个处理器145、微处理器或一些其他类型的控制电路系统)，所述多个处理资源能够访问存储装置120(例如，经由控制器140)对以矩阵配置组织的数据值执行操作。在多个实施例中，控制器140还可以包括用于执行处理操作的多个处理资源。如图1进一步所示，控制器140可以包括或者可以耦合到模式寄存器141。模式寄存器141可以由控制器140引导以特定设置来设定，所述特定设置对应于从感测放大器读取数据位和/或向感测放大器写入数据位的特定次序。系统100可以包括单独的集成电路，或者主机110和存储装置120两者可以在同一集成电路上。系统100例如可以是服务器系统和高性能计算(hpc)系统或其一部分。尽管图1中所示的示例示出具有冯诺依曼架构的系统，但是本公开的实施例可以在非冯诺依曼架构中实施，所述架构可以不包括通常与冯诺依曼架构相关联的一或多个组件(例如，cpu，alu等)。

控制器140(例如，控制逻辑和定序器)可以包括硬件、固件或软件或其组合形式的控制电路系统。作为示例，控制器140可以包括状态机、定序器和/或一些其他类型的控制电路系统，所述控制电路系统可以以耦合到印刷电路板的应用专用集成电路(asic)的形式实施。在多个实施例中，控制器140可以与主机110位于同一位置(例如，在片上系统(soc)配置中)。

为了清楚起见，系统100的描述已经被简化以集中于与本公开特别相关的特征。例如，存储单元阵列130可以是dram阵列、sram阵列、sttram阵列、pcram阵列、tram阵列、rram阵列、rram阵列、feram阵列、相变存储单元阵列、3dxpoint^tm阵列、与非闪存阵列和/或或非闪存阵列。存储单元阵列130可以包括排列成行(例如，在多个子阵列中)和列的存储单元。存储单元可以通过存取线(本文中其可以称为字线或选择线)彼此耦合以形成行。此外，存储单元可以通过感测线(本文中其可以称为数据线或数字线)彼此耦合以形成列。尽管图1中示出单个存储单元130阵列，但是实施例不限于此。例如，除了多个子阵列之外，如本文所述，存储装置120可以表示多个存储单元阵列130(例如，包括在多个dram单元组、与非闪速单元等中的存储单元阵列)。因此，本公开中的描述可以通过示例和/或清楚的方式针对dram架构进行。然而，除非明确声明，否则本公开和权利要求的范围不限于dram架构。

如图1进一步所示，存储装置120可以包括地址电路系统142，以锁存由包括在存储装置120内的i/o电路系统144通过数据总线156(例如，来自主机110的i/o总线)提供的地址信号(例如，经由本地i/o线和全局i/o线提供给外部alu电路系统和dramdq)。如图1进一步所示，主机110可以包括通道控制器143。状态和异常信息可以例如通过控制总线154从存储装置120的控制器140提供给通道控制器143，接着又可以从通道控制器143提供给主机110。地址信号可以通过地址电路系统142(例如，从通道控制器143或另一主机组件)接收，并且可以经由行解码器146和/或列解码器152被解码以接入存储单元阵列130。可以通过使用感测放大器(例如，如图1中的读取/锁存电路系统150所示)感测感测线(数字线)上的电压和/或电流变化来从存储单元阵列130感测数据。除了其他可能性之外，可以从存储单元阵列130感测256位、128位、64位大小的数据。读取/锁存电路系统150可包括多个感测放大器，如本文所述，以锁存来自存储单元阵列130的一页(例如，一行或一行的一部分)数据。输入输出(i/o)电路系统144可以包括数据i/o引脚，用于通过数据总线156(例如，64位宽的数据总线、128位宽的数据总线、256位宽的数据总线等)与主机110进行双向数据通信。存储装置120可以进一步包括写入电路系统148，所述写入电路系统可以用于将数据写入存储单元阵列130。

控制器140可以解码由控制总线154从主机110提供的信号(例如，命令)。控制器140可以被配置成从主机110接收关于对从存储单元阵列130感测的数据进行排序的命令。例如，控制器140可以接收基于矩阵配置和/或大小对数据位进行排序的命令。控制器140可以通过发出根据来自主机110的解码命令确定的信号来控制操作。这些信号可以包括芯片使能信号、写入使能信号、地址信号(例如，子阵列地址信号、行地址信号和/或锁存地址信号)，所述信号可用于控制在存储单元阵列130上执行的操作，包括数据感测、数据存储、子阵列寻址、行寻址、锁存寻址、数据移动、数据写入和数据擦除操作等。在各种实施例中，控制器140可以负责执行来自主机110的指令，并访问用于预取操作或写入操作的感测放大器。

如图1进一步所示，存储装置120包括列解码电路系统/多路复用器152。控制器140可以能够引导诸如读取/锁存电路系统150等电路系统从存储单元阵列130传输数据。在多个实施例中，控制器140可以引导列解码电路系统152按照特定次序经由列解码电路系统152将预取操作中的数据从多个感测放大器发送到dq。另外或另选地，控制器可以引导列解码电路系统152按照特定次序经由列解码电路系统152将由i/o电路系统144接收的数据写入读取/锁存电路系统150。i/o电路系统144可以经由数据总线156从主机110接收数据。可以按照特定次序将数据写入读取/锁存电路系统150，以便为随后的读取操作准备数据，所述读取操作将以对应于数据被写入读取/锁存电路系统的特定次序的矩阵配置来请求数据。

图2是根据本公开的多个实施例的存储装置的存储单元阵列230和存储装置的控制器240的框图。存储单元阵列230的架构可以包括多个列(例如，“x”个列222，如图2所示)。另外，阵列230可以被分成多个子阵列225-0(子阵列0)、225-1(子阵列1)、……、225-n-1(子阵列225-n-1)，它们可以由各自的放大区分开，所述放大区可以包括感测放大器组(例如，集)。感测放大器组可以被称为感测放大器条或读取/锁存条。例如，如图2所示，每一子阵列225-0、225-1、……、225-n-1具有与其相关联的相关联读取/锁存条(例如，分别为224-0、224-1、……、224-n-1)。

存储单元阵列230可以包括64个子阵列、128个子阵列、256个子阵列、512个子阵列，以及各种其他可能数量的子阵列。然而，实施例不限于此，并且存储单元阵列的一些实施例可以具有与刚刚呈现的不同数量的子阵列。在多个实施例中，子阵列225在每个子阵列中可以具有相同的行数(例如，256行、512行、1024行、2048行，以及各种其他可能的行数)。然而，实施例不限于此，并且存储单元阵列230内的复数个子阵列中的至少一些可以具有不同的行数。

每个列222被配置成耦合到读取/锁存电路系统(例如，如结合图1和本文其他地方所述的读取/锁存电路系统150)。如此，子阵列中的每一列可以单独耦合到有助于所述子阵列的一组感测放大器(例如，读取/锁存条)的感测放大器。例如，如图2所示，存储单元阵列230可以包括读取/锁存条0、读取/锁存条1、……、读取/锁存条n-1，以224-0、224-1、……、224-n-1示出，每个都具有带有一组感测放大器的读取/锁存电路系统，在各种实施例中，所述感测放大器可以用作寄存器、高速缓存和数据缓冲。感测放大器(例如，如306所示并结合图3描述的)可以耦合到子阵列225-0、225-1、……、225-n-1中的每一列222。每一子阵列225-0、225-1、……、225-n-1可以包括相应的多个行(例如，相应的一组“y”个行219)。每个读取/锁存条224-0、224-1、……、224-n-1可以耦合到列解码电路系统/多路复用器(例如，图1中的列解码电路系统/多路复用器152和图3中的352)，其可以耦合到i/o组件(例如，图1中的i/o组件电路系统144和图3中的i/o组件344)将数据从读取/锁存条发送到耦合到存储单元阵列230的设备。

图2是根据本公开的多个实施例的存储装置的一部分的示意图。图2示出了包括折叠dram配置的1t1c存储单元的示例，所述存储单元各自耦合到感测放大器206。然而，实施例不限于此，使得一些实施例可以具有2t2cdram配置的存储单元。

图3是示出根据本公开的多个实施例的存储单元阵列行的示意图。如图3所示，子阵列325的一部分包括行319-1，所述行可以包括多个x存储单元308-0、……、308-x-1。存储单元308-0、……、308-x-1可以位于多条x数字线305-0、……、305-x-1与行319-1的相交处。所述多条数字线305-0、……、305-x-1在图示中被称为数字线1、……、数字线x-1。数量x对应于多个列(例如，图2所示的列222的数量)。如图3进一步所示，存储单元308-0、……、308-x-1可以各自分别连接到相关联读取/锁存电路系统350-0、……、350-x-1。每个读取/锁存电路系统350-0、……、350-x-1包括相应的感测放大器306-0、……、306-x-1。感测放大器306-1、……、306-x-1在图示中被称为感测放大器1、……、x-1。如图所示，与存储单元相关联的感测放大器设置在存储单元和列解码电路系统352之间。感测放大器可以被操作来确定存储在选定存储单元中的数据值(例如，逻辑状态)。感测放大器306可以包括交叉耦合锁存器(未示出)。感测放大器306可以耦合到平衡电路系统(未示出)，所述平衡电路系统可以被配置成平衡感测线305-1和305-2。

多个存储单元中的每个存储单元可以包括用作存取元件的晶体管和用作存储元件的电容器。从存储单元(例如，在激活操作中)感测的数据值(例如，电压)的数量可以对应于与子阵列例如图3的行319-1相交的存储单元的列数。例如，多个存储单元308-0、……、308-x-1可以存储总共x个数据值。

如进一步所示，图3所示的子阵列325的部分连接到列解码电路系统352。特别地，如图所示，每个存储单元经由与存储单元相关联的数字线以及经由连接到数字线的感测放大器连接到列解码电路系统352。列解码电路系统352又连接到输入输出组件344，所述输入输出组件包括将数据从存储器系统传输到请求装置(诸如处理资源和/或主机)的dq。i/o组件344可以被称为数据接口，因为证明到其他组件或装置的接口或连接点便于数据交换。例如图3所示的架构允许列解码电路系统352读取存储在每个存储单元中的数据，并且独立于读取存储在其他存储单元中的数据来组织数据。

控制器(例如，图1中的控制器140)可以被配置成接收(例如，从主机110)用于对由选定行的存储单元存储的数据值执行来自存储单元阵列的子阵列的选定行的数据移动操作(例如，读取、写入、擦除操作等)和/或计算操作(例如，逻辑操作诸如布尔运算，除了由例如图1中的处理器145等处理器执行的逻辑操作)的编码指令。例如，控制器可以被配置成接收操作命令，所述操作命令包括对执行dram操作(例如，dram激活、读取和/或写入操作)的请求。控制器可以进一步被配置成经由列解码电路系统352在感测放大器和i/o组件(例如，图1中的i/o电路系统144)之间排序或组织矩阵配置中一行的数据值。控制器可以引导列解码电路系统352和/或列选择电路系统来组织矩阵配置中所述行的数据值。因此，本文所述的感测放大器被配置成能够执行与选定行相关联的存储器操作和/或计算操作。

在多个实施例中，对应的来自行319-1上的存储单元308-0、……、308-x-1的数据位可以被锁存(例如，暂时存储在)感测放大器306-1、……、306-x-1中。数据位可以经由列解码电路系统352从感测放大器306-1、……、306-x-1传输到i/o组件344。列解码电路系统352可以按照特定次序从感测放大器306-1、……、306-x-1传输数据位。例如，列解码电路系统352可以按照从感测放大器306-0中的数据位开始到感测放大器306-x-1中的数据位结束的依序次序传输数据位。列解码电路系统352可以传输对应于矩阵配置的数据位。例如，列解码电路系统352可以从相应的感测放大器传输对应于矩阵的行、列和/或对角线的8位数据。对应于矩阵的一行的数据位可以对应于感测放大器306-0、……、306-63的每一第八感测放大器。

图4是示出根据本公开的多个实施例的用于经由列解码电路系统按照特定次序在感测放大器和i/o电路系统之间传输位的设备和方法的框图。在图4中，感测放大器406-0、……、406-x-1可以存储来自存储单元阵列中一行存储单元的数据位。数据位可以响应于激活请求从所述行的存储单元传输并存储在感测放大器406-0、……、406-x-1中。列解码电路系统452可以从感测放大器406-0、……、406-x-1中选择数据位，按照特定次序将数据位发送到i/o组件444(例如，读取操作)。在图4所示的示例中，列解码电路系统452可以被配置成一次向i/o组件444发送8位。但是，实施例不限于8位，并且作为预取操作的一部分，可以一次向i/o组件444发送任意数量的位。例如，作为预取操作的一部分，可以一次向i/o组件444发送8、32、64和/或128位以及其他位数。预取操作期间一次发送的位数可以基于i/o组件444中的dq数量和存储器系统的丛发长度。

在多个实施例中，列解码电路系统452可以选择存储在包括感测放大器406-0、……、406-7的感测放大器407-1组407-1的8位，并将这8位发送到i/o组件444。在将位从组407-1发送到i/o组件444之后，多路复用器460可以选择存储在包括感测放大器406-8、……、406-15的感测放大器407-1组407-2的8位，并将这8位发送到i/o组件444。在将位从组407-2发送到i/o组件444之后，列解码电路系统452可以继续选择感测放大器组，直到来自包括感测放大器406-x-8、……、406-x-1的组407-m的位被发送到i/o组件444。

在多个实施例中，列解码电路系统452可以选择存储在感测放大器中的8位，其中8位中的每一位存储在不同的组中，以首先发送到i/o组件444。例如，8位中的第一位可以来自第一组的第一感测放大器(例如，组407-1的感测放大器406-0)，8位中的第二位可以来自第二组的第一感测放大器(例如，组407-8的感测放大器406-8)，以此类推，直到8位的最后一位来自8组的第一感测放大器(未示出)。在从8组感测放大器的第一感测放大器发送位之后，列解码电路系统452可以继续从8组感测放大器的第二感测放大器选择8位。

在图4中，i/o组件444可以接收数据位，并且数据位可以按照特定次序被写入感测放大器406-0、……、406-x-1。列解码电路系统452可以从i/o组件444接收数据位，选择感测放大器406-0、……、406-x-1，使得数据按照特定次序被写入感测放大器406-0、……、406-x-1。在图4中，列解码电路系统452可以被配置成一次从i/o组件444向感测放大器406-0、……、406-x-1发送8位。但是，实施例不限于8位，并且作为写入操作的一部分，可以一次从i/o组件444向感测放大器406-0、……、406-x-1发送任意数量的位。例如，作为写入操作的一部分，可以一次向i/o组件444发送8、32、64和/或128位以及其他位数。写入操作期间一次发送的位数可以基于i/o组件444中的dq的数量和存储器系统的丛发长度。

在多个实施例中，列解码电路系统452可以选择组407-1中的感测放大器，包括感测放大器406-0、……、406-7，并接收数据的前8位，并且前8位可被写入组407-1。在将前8位写入组407-1中的感测放大器之后，列解码电路系统452可以选择组407-2中的感测放大器，包括感测放大器406-8、……、406-15，并且接收第二8位数据，并且第二8位可以被写入组407-2。在将位发送到组407-2中的感测放大器之后，列解码电路系统452可以继续选择感测放大器组来接收位，直到来自包括感测放大器406-x-8、……、406-x-1的组407-m的位接收到8位数据，其可对应于写入命令中的最后8位。

在多个实施例中，列解码电路系统452可以选择8个感测放大器，每个感测放大器在不同的组中。例如，第一组的第一感测放大器(例如，组407-1的感测放大器406-0)可以接收8位的第一位，第二组的第一感测放大器(例如，组407-2的感测放大器406-8)可以接收8位的第二位，以此类推，直到第8组的第一感测放大器(未示出)接收8位中的第8位。在将位发送到8组感测放大器的第一感测放大器之后，列解码电路系统452可以继续从8组感测放大器中选择第二感测放大器和/或选择另外8组感测放大器，并从这8组中选择感测放大器来发送位数据。根据本公开的实施例，列解码电路系统452可以选择感测放大器以按照任何次序接收数据位，并且可以在给定时间选择任意数量的感测放大器来接收数据位。

图5是根据本公开的多个实施例的执行读取操作的示例性方法的流程图。图5是执行读取操作的示例性方法560的流程图。方法560可以由上面结合图1-4描述的设备和系统来执行。尽管所述方法按照特定的顺序或次序示出，但是除非另有说明，否则过程的次序可以被修改。因此，所示出的实施方式应该仅被理解为示例，并且所示出的过程可以按照不同的次序执行，并且一些过程可以并行执行。另外，在各种实施例中可以省略一或多个过程。因此，不是每个实施方式都需要所有的过程。其他过程流程也是可能的。

在框562中，方法560可以包括将来自一行存储单元的数据位锁存在多个感测放大器中。

在框564中，方法560可以包括经由列解码电路系统按照特定顺序将数据位从多个感测放大器发送到存储装置的数据接口，其中所述列解码电路系统被配置成从多个感测放大器请求数据位，并且按照所述特定顺序将数据位发送到数据接口。

图6是根据本公开的多个实施例的执行写入操作的示例性方法的流程图。图6是执行写入操作的示例性方法670的流程图。方法670可以由上面结合图1-4描述的设备和系统来执行。尽管所述方法按照特定的顺序或次序示出，但是除非另有说明，否则过程的次序可以被修改。因此，所示出的实施方式应该仅被理解为示例，并且所示出的过程可以按照不同的次序执行，并且一些过程可以并行执行。另外，在各种实施例中可以省略一或多个过程。因此，不是每个实施方式都需要所有的过程。其他过程流程也是可能的。

在框672中，方法670可以包括从主机接收多个数据位。

在框674中，方法670可以包括通过列解码电路系统将多个数据位从数据接口发送到多个感测放大器，其中所述位按照特定顺序被发送到多个感测放大器。

尽管本文已经示出和描述了特定实施例，但是本领域普通技术人员将会理解，被计算以实现相同结果的布置可以替代所示的特定实施例。本公开旨在覆盖本公开的各种实施例的修改或变化。应当理解，以上描述是以说明性的方式进行的，而不是限制性的。通过阅读以上描述，上述实施例的组合以及本文未具体描述的其他实施例对于本领域技术人员来说将是显而易见的。本公开的各种实施例的范围包括使用上述结构和方法的其他应用。因此，本公开的各种实施例的范围应当参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。

在前面的具体实施方式中，为了简化本公开，在单个实施例中将各种特征分组。本公开方法不应被解释为反映本公开的公开实施例必须使用比每个权利要求中明确陈述的更多的特征的意图。相反，如以下权利要求所反映的，发明主题在于少于单个公开实施例的所有特征。因此，后附权利要求在此并入具体实施方式中，每个权利要求本身均作为独立的实施例。