1.一种半导体存储器件的纠错电路，包括：
纠错码编码器，所述纠错码编码器被配置为使用由生成矩阵表示的纠错码基于主数据生成奇偶校验数据，并且被配置为将包括所述主数据和所述奇偶校验数据的码字存储在存储单元阵列的目标页面中；以及
纠错码解码器，所述纠错码解码器被配置为：
基于从所述半导体存储器件的外部提供的地址，从所述目标页面读取所述码字作为读取码字，以基于所述读取码字和奇偶校验矩阵生成不同的校正子，所述奇偶校验矩阵是基于所述纠错码的；并且
将所述不同的校正子应用于所述读取码字中的所述主数据，以在所述主数据中存在单个位错误时纠正所述单个位错误，或者在所述目标页面中的相邻两个存储单元中出现两个位错误时纠正所述两个位错误。
2.根据权利要求1的纠错电路，其中，
所述纠错码解码器进一步被配置为：响应于所述地址中的行地址的最低有效位为低电平，通过将所述奇偶校验矩阵应用于所述读取码字生成第一校正子，并且通过将第一子校验矩阵应用于所述读取码字生成第二校正子，所述第一子校验矩阵是基于所述奇偶校验矩阵生成的。
3.根据权利要求2所述的纠错电路，其中，所述纠错码解码器进一步被配置为：
基于所述第一校正子纠正所述主数据中的所述单个位错误；以及
基于所述第二校正子纠正所述主数据中的所述两个位错误。
4.根据权利要求1的纠错电路，其中，
所述纠错码解码器进一步被配置为：
响应于所述地址中的行地址的最低有效位为高电平，通过将所述奇偶校验矩阵应用于所述读取码字生成第一校正子，通过将第一子校验矩阵应用于所述读码字生成第二校正子，所述第一子校验矩阵是基于所述奇偶校验矩阵生成的，并且
响应于所述行地址的所述最低有效位为偶数，将第二子校验矩阵应用于所述读取码字以生成第三校正子，所述第二子校验矩阵与所述第一子校验矩阵不同。
5.根据权利要求4所述的纠错电路，其中，所述纠错码解码器进一步被配置为：
基于所述第一校正子纠正所述主数据中的所述单个位错误；以及
基于所述第三校正子纠正所述主数据中的所述两个位错误。
6.根据权利要求1所述的纠错电路，其中，
所述主数据包括被划分成多个子数据单元的多个数据位；并且
所述奇偶校验矩阵包括被划分成与所述子数据单元和所述奇偶校验数据相对应的多个代码组的多个列向量。
7.根据权利要求6所述的纠错电路，其中，所述纠错码解码器还被配置为：
通过对所述多个列向量中的第2i-1列向量和第2i列向量执行异或运算生成第一子校验矩阵，i为1至k之一，k为所述子数据单元和所述奇偶校验数据中的每一者中的数据位的数目；以及
响应于所述地址中的行地址的最低有效位为低电平，将所述第一子校验矩阵应用于所述读取码字中的所述主数据。
8.根据权利要求6所述的纠错电路，其中，所述纠错码解码器还被配置为：
通过对所述多个列向量中的第2i列向量和第2i+1列向量执行异或运算生成第二子校验矩阵，i为1至k之一，k为所述子数据单元和所述奇偶校验数据中的每一者中的数据位的数目；以及
响应于所述地址中的行地址的最低有效位为高电平，将所述第二子校验矩阵应用于所述读取码字中的所述主数据。
9.根据权利要求1所述的纠错电路，其中，所述纠错码解码器包括：
校正子生成电路，所述校正子生成电路被配置为基于所述奇偶校验矩阵和所述读取码字生成第一校正子、第二校正子和第三校正子，并且被配置为基于所述第一校正子、所述地址中的行地址的最低有效位以及所述第二校正子和所述第三校正子之一，生成选择信号；
第一纠正器，所述第一纠正器被配置为基于所述第一校正子纠正所述主数据中的所述单个位错误，以提供第一输出数据；
第二纠正器，所述第二纠正器被配置为响应于所述行地址的所述最低有效位为低电平，基于所述第二校正子纠正所述主数据中的所述两个位错误，以提供第二输出数据；
第三纠正器，所述第三纠正器被配置为响应于所述行地址的所述最低有效位为高电平，基于所述第三校正子纠正所述主数据中的所述两个位错误，以提供第三输出数据；以及
选择电路，所述选择电路被配置为响应于所述选择信号和所述行地址的所述最低有效位，选择所述主数据、所述第一输出数据、所述第二输出数据和所述第三输出数据之一，以提供纠正后的主数据或所述主数据。
10.根据权利要求9所述的纠错电路，其中，所述校正子生成电路包括：
第一校正子生成器，所述第一校正子生成器被配置为通过将所述奇偶校验矩阵应用于所述读取码字生成所述第一校正子；
子校验矩阵生成器，所述子校验矩阵生成器被配置为基于所述奇偶校验矩阵的第一部分生成第一子校验矩阵，并且被配置为基于所述奇偶校验矩阵的第二部分生成第二子校验矩阵；
第二校正子生成器，所述第二校正子生成器被配置为通过将所述第一子校验矩阵应用于所述读取码字生成所述第二校正子；
第三校正子生成器，所述第三校正子生成器被配置为通过将所述第二子校验矩阵应用于所述读取码字生成所述第三校正子；
多路复用器，所述多路复用器被配置为基于所述行地址的所述最低有效位，选择所述第二校正子和所述第三校正子之一；以及
选择信号生成器，所述选择信号生成器被配置为基于所述第一校正子和所述多路复用器的输出生成所述选择信号。
11.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括连接到字线和位线的多个易失性存储单元；
纠错电路，所述纠错电路被配置为：使用由生成矩阵表示的纠错码基于主数据生成奇偶校验数据，并且将包括所述主数据和所述奇偶校验数据的码字存储在所述存储单元阵列的目标页面中；基于从所述半导体存储器件的外部提供的地址，从所述目标页面读取所述码字作为读取码字，以基于所述读取码字和奇偶校验矩阵生成不同的校正子，所述奇偶校验矩阵是基于所述纠错码的；并且，将所述不同的校正子应用于所述读取码字中的所述主数据，以在所述主数据中存在单个位错误时纠正所述单个位错误，或者在所述目标页面中的相邻两个存储单元中出现两个位错误时纠正所述两个位错误；以及
控制逻辑电路，所述控制逻辑电路被配置为基于来自所述半导体存储器件的外部的命令和所述地址来控制所述纠错电路。
12.根据权利要求11所述的半导体存储器件，其中，
所述纠错电路包括纠错码解码器，所述纠错码解码器被配置为基于所述读取码字将所述不同的校正子应用于所述单个位错误和所述两个位错误；
所述纠错码解码器还被配置为响应于所述地址中的行地址的最低有效位为低电平，通过将所述奇偶校验矩阵应用于所述读取码字生成第一校正子，并且通过将第一子校验矩阵应用于所述读取码字生成第二校正子，所述第一子校验矩阵是基于所述奇偶校验矩阵生成的；并且
所述纠错码解码器还被配置为响应于所述行地址的所述最低有效位为高电平，通过将第二子校验矩阵应用于所述读取码字生成第三校正子，所述第二子校验矩阵是基于所述奇偶校验矩阵生成的，所述第二子校验矩阵不同于所述第一子校验矩阵。
13.根据权利要求12所述的半导体存储器件，其中，所述纠错码解码器还被配置为：
基于所述第一校正子纠正所述主数据中的所述单个位错误；以及
基于所述行地址的所述最低有效位通过使用所述第二校正子和所述第三校正子之一，纠正所述主数据中的所述两个位错误。
14.根据权利要求11所述的半导体存储器件，其中，
所述存储单元阵列包括沿第一方向和与所述第一方向交叉的第二方向布置的多个子阵列块；
所述主数据包括被划分成多个子数据单元的多个数据位；
所述半导体存储器件还包括连接在所述存储单元阵列与所述纠错电路之间的输入/输出门控电路；并且
所述控制逻辑电路还被配置为控制所述输入/输出门控电路，使得所述子数据单元和所述奇偶校验数据被存储在所述子阵列块当中的目标子阵列块中。
15.根据权利要求14所述的半导体存储器件，其中，
所述奇偶校验矩阵包括被划分成与所述子数据单元和所述奇偶校验数据相对应的多个代码组的多个列向量；
所述纠错电路包括纠错码解码器，所述纠错码解码器被配置为基于所述读取码字将所述不同的校正子应用于所述单个位错误和所述两个位错误；
所述纠错码解码器还被配置为：
通过对所述多个列向量中的第2i-1列向量和第2i列向量执行异或运算，生成第一子校验矩阵，i为1至k之一，k为所述子数据单元和所述奇偶校验数据中的每一者中的数据位的数目；并且
响应于所述地址中的行地址的最低有效位为低电平，将所述第一子校验矩阵应用于所述读取码字中的所述主数据。
16.根据权利要求14所述的半导体存储器件，其中，
所述奇偶校验矩阵包括被划分成与所述子数据单元和所述奇偶校验数据相对应的多个代码组的多个列向量；
所述纠错电路包括纠错码解码器，所述纠错码解码器被配置为基于所述读取码字将所述不同的校正子应用于所述单个位错误和所述两个位错误；
所述纠错码解码器还被配置为：
通过对所述多个列向量中的第2i列向量和第2i+1列向量执行异或运算，生成第二子校验矩阵，i为1至k之一，k为所述子数据单元和所述奇偶校验数据中的每一者中的数据位的数目；并且
响应于所述地址中的行地址的最低有效位为高电平，将所述第二子校验矩阵应用于所述读取码字中的所述主数据。
17.根据权利要求11所述的半导体存储器件，
其中，所述纠错电路包括纠错码解码器，所述纠错码解码器被配置为基于所述读取码字将所述不同的校正子应用于所述单个位错误和所述两个位错误；
其中，所述纠错码解码器包括：
校正子生成电路，所述校正子生成电路被配置为基于所述奇偶校验矩阵和所述读取码字生成第一校正子、第二校正子和第三校正子，并且被配置为基于所述第一校正子、所述地址中的行地址的最低有效位以及所述第二校正子和所述第三校正子之一，生成选择信号；
第一纠正器，所述第一纠正器被配置为基于所述第一校正子纠正所述主数据中的所述单个位错误，以提供第一输出数据；
第二纠正器，所述第二纠正器被配置为响应于所述行地址的所述最低有效位为低电平，基于所述第二校正子纠正所述主数据中的所述两个位错误，以提供第二输出数据；
第三纠正器，所述第三纠正器被配置为响应于所述行地址的所述最低有效位为高电平，基于所述第三校正子纠正所述主数据中的所述两个位错误，以提供第三输出数据；以及
选择电路，所述选择电路被配置为响应于所述选择信号和所述行地址的所述最低有效位，选择所述主数据、所述第一输出数据、所述第二输出数据和所述第三输出数据之一，以提供纠正后的主数据或所述主数据。
18.根据权利要求11所述的半导体存储器件，包括：
至少一个缓冲器裸片；以及
多个存储器裸片，所述多个存储器裸片堆叠在所述至少一个缓冲器裸片上，并通过多个硅通路线传送数据，并且
其中，所述多个存储器裸片中的至少一个存储器裸片包括所述存储单元阵列和所述纠错电路。
19.根据权利要求18所述的半导体存储器件，其中，
所述纠错电路被配置为基于要传输到所述至少一个缓冲器裸片的传输数据生成传输奇偶校验数据；并且
所述至少一个缓冲器裸片包括通路纠错电路，所述通路纠错电路被配置为基于所述传输奇偶校验数据来纠正通过所述硅通路线传送的数据中包括的传输错误。
20.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括连接到字线和位线的多个易失性存储单元；
纠错电路，所述纠错电路被配置为：使用由生成矩阵表示的纠错码基于主数据生成奇偶校验数据，并且将包括所述主数据和所述奇偶校验数据的码字存储在所述存储单元阵列的目标页面中；基于从所述半导体存储器件的外部提供的地址，从所述目标页面读取所述码字作为读取码字，以基于所述读取码字和奇偶校验矩阵生成不同的校正子，所述奇偶校验矩阵是基于所述纠错码的；并且，将所述不同的校正子应用于所述读取码字中的所述主数据，以在所述主数据中存在单个位错误时纠正所述单个位错误，或者在所述目标页面中的相邻两个存储单元中出现两个位错误时纠正所述两个位错误；以及
控制逻辑电路，所述控制逻辑电路被配置为基于来自所述半导体存储器件的外部的命令和所述地址来控制所述纠错电路，
其中，所述纠错电路包括纠错码解码器，所述纠错码解码器被配置为基于所述奇偶校验矩阵来生成所述不同的校正子，并且
其中，所述纠错码解码器被配置为生成第一子校验矩阵和第二子校验矩阵，并且被配置为基于所述地址中的行地址的最低有效位将所述第一子校验矩阵和所述第二子校验矩阵之一应用于所述读取码字，并且生成至少一个校正子以纠正所述两个位错误。