技术特征：
1.一种感测电路，其包括：数据列，其包括输出电压节点、存储器存储单元、被二级管连接的第一pmos晶体管，以及具有被连接到所述第一pmos晶体管的漏极而形成所述输出电压节点和被连接到第一节点的源极的第一差分阈值nmos晶体管；以及第一存储器列，其包括具有被连接到所述第一节点的漏极的第二差分阈值nmos晶体管；以及第二存储器列，其被与第一存储器列并联地连接到所述第一节点，其中，每个存储器列包括差分阈值mos晶体管；其中，所述差分阈值晶体管中的一个或多个是每个具有与栅极至漏极阈值电压不同的栅极至源极阈值电压的晶体管。2.根据权利要求1所述的感测电路，还包括一个或多个附加存储器列。3.一种感测电路或差分感测放大器，包括：基准列，其包括基准电压节点、基准存储器存储单元、被二极管连接并具有被连接到所述基准电压节点的漏极的第一差分阈值pmos晶体管，以及具有被连接到所述基准电压节点的漏极的第一差分阈值nmos晶体管；包括比较器的电路，所述比较器包括具有被连接到所述基准电压线的栅极和被连接到第一节点的源极的第一差分阈值nmos晶体管、具有被连接到所述第一节点的第二差分阈值nmos晶体管、被二级管连接并具有被连接到第二节点的漏极的第二差分阈值pmos晶体管、具有被连接到所述第二节点的栅极和被连接到第三节点的漏极的第三差分阈值pmos晶体管、具有被连接到所述第一节点的源极的第三差分阈值nmos晶体管、具有被连接到所述第三节点的栅极和被连接到输出节点的漏极的第三差分阈值pmos晶体管以及具有被连接到所述输出节点的漏极的第四差分阈值nmos晶体管，其中，所述第三和第四差分阈值nmos晶体管的栅极被连接到公共控制线；其中，所述差分阈值晶体管中的一个或多个是每个具有与栅极至漏极阈值电压不同的栅极至源极阈值电压的晶体管。4.根据权利要求3所述的感测电路，其中，所述第一差分阈值nmos晶体管是级联晶体管。5.一种感测或差分感测放大器电路，包括；基准列，其包括基准电压节点、基准存储器存储单元、具有被连接到所述基准电压节点的漏极的第一差分阈值pmos晶体管，以及具有被连接到所述基准电压节点的漏极的第一差分阈值nmos晶体管；包括比较器的电路，其中，所述电路包括至少一个差分阈值mos晶体管；其中，所述差分阈值晶体管中的一个或多个是每个具有与栅极至漏极阈值电压不同的栅极至源极阈值电压的晶体管。6.根据权利要求5所述的电路，其中，所述第一差分阈值pmos晶体管被二极管连接。7.根据权利要求5所述的电路，其中，所述差分阈值mos晶体管中的一个或多个是具有包括第一结区和第二结区的沟道区的晶体管，其中，所述第一绝缘部分的形状或所述第一结区的形状或注入具有变化的维度，以提供与经由所述第二绝缘部分和/或所述第二结区中的一个或两个的维度指定的栅极至漏极阈值电压不同的栅极至源极阈值电压。
8.一种上电复位电路，其包括：第一差分阈值pmos晶体管，其具有被连接到第一节点的漏极；差分阈值nmos晶体管，其具有被连接到所述第一节点的栅极和被连接到输出节点的漏极；以及第二差分阈值pmos晶体管，其具有被连接到所述第一节点的栅极和被连接到所述输出节点的漏极；其中，调整与第一、第二和/或第三mos晶体管中的一个或多个源极和/或漏极相关联的至少一个阈值电压以改善所述电路的操作裕度。9.根据权利要求8所述的电路，其中，所述第一pmos晶体管的源极阈值电压被设置成高于相应的漏极阈值电压或相当的标准逻辑晶体管。10.根据权利要求8或权利要求9所述的电路，其中，nmos晶体管和/或所述第二pmos晶体管中的至少一个源极阈值电压被设置成高于其漏极阈值电压中的一个或两个或高于相当的一个或多个标准逻辑晶体管的阈值电压。11.根据权利要求8～10中的任一项所述的电路，其中，所述阈值电压被调整成使得能够实现用于所述电路的下“导通”值。12.根据权利要求8～11中的任一项所述的电路，其中，所述第一pmos晶体管的漏极阈值电压被设置成低于相应的源极阈值电压或相当的标准逻辑晶体管。13.根据权利要求8或权利要求12所述的电路，其中，所述nmos晶体管和/或所述第二pmos晶体管中的至少一个漏极阈值电压被设置成高于其源极阈值电压中的一个或两个或高于相当的一个或多个标准逻辑晶体管的阈值电压。14.根据权利要求12～13中的任一项所述的电路，其中，所述阈值电压被调整成使得能够实现用于所述电路的下“导通”值。