在存储器子系统中的编程操作期间的经修改的接种方案的制作方法

1.本公开的实施例大体上涉及存储器子系统，且更具体地说涉及在存储器子系统中的编程操作期间的经修改的接种方案。


技术实现要素：

2.描述了一种存储器装置。所述存储器装置包括：存储器阵列；以及控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下者的操作：在所述存储器阵列上启动编程操作，所述编程操作包括接种阶段；使接种电压在所述编程操作的所述接种阶段期间被施加到所述存储器阵列的数据块中的存储器单元串；以及使正电压在所述接种阶段期间被施加到所述数据块的第一多个字线，其中所述第一多个字线中的每一者耦合到所述串中的第一多个存储器单元的对应存储器单元，所述第一多个字线包括与所述编程操作相关联的所选字线。
3.描述了一种方法。所述方法包括：在存储器装置上启动编程操作，所述编程操作包括接种阶段；使接种电压在所述编程操作的所述接种阶段期间被施加到所述存储器装置的数据块中的存储器单元串；以及使正电压在所述接种阶段期间被施加到所述数据块的第一多个字线，其中所述第一多个字线中的每一者耦合到所述串中的第一多个存储器单元的对应存储器单元，所述第一多个字线包括与所述编程操作相关联的所选字线。
4.描述了一种存储器装置。所述存储器装置包括：第一存储器单元串，其在存储器单元块的第一子块中，所述第一子块包括所选子块，其中所述第一存储器单元串包括耦合到多个字线的第一多个存储器单元；以及第二存储器单元串，其在所述存储器单元块的第二子块中，所述第二子块包括未经选择的子块，其中所述第二存储器单元串包括耦合到与所述第一存储器单元串耦合的所述多个字线的第二多个存储器单元，其中所述多个字线的第一子集被配置成在对所述所选子块执行的编程操作的接种阶段期间接收正电压信号，其中所述多个字线的所述第一子集中的每一者耦合到所述第二串中的所述第二多个存储器单元的第一子集的对应存储器单元，所述多个字线的所述第一子集包括与所述编程操作相关联的所选字线。


背景技术：

5.一种存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可以利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
附图说明
6.根据下文给出的具体实施方式且根据本公开的各种实施例的附图将更加充分地理解本公开。
7.图1示出根据本公开的一些实施例包含存储器子系统的实例计算系统。
8.图2是示出根据本公开的一些实施例在存储器子系统中的存储器装置的数据块中的存储器单元串的示意图。
9.图3是根据本公开的一些实施例在编程操作期间用于存储器装置的操作的时序图。
10.图4是根据本公开的一些实施例在编程操作期间用于存储器装置的操作的时序图。
11.图5是示出根据本公开的一些实施例在编程操作的接种阶段期间存储器单元串的沟道电位的图。
12.图6是示出根据本公开的一些实施例在编程操作的接种阶段期间存储器单元串的沟道电位的图。
13.图7是根据本公开的一些实施例在存储器子系统中的编程操作期间实施经修改的接种方案的实例方法的流程图。
14.图8是其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
15.本公开的各方面涉及在存储器子系统中的编程操作期间的经修改的接种方案。存储器子系统可为存储装置、存储器模块，或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如，存储数据的存储器装置)的存储器子系统。主机系统可提供待存储在存储器子系统处的数据且可请求待从存储器子系统检索的数据。
16.存储器子系统可包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。举例来说，例如3d快闪nand存储器之类的nand存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置为一或多个裸片的封装，各自包含一或多个平面。对于一些类型的非易失性存储器装置(例如，nand存储器)，每一平面由一组物理块构成。每一块包含一组页。每一页由一组存储器单元(“单元”)构成。单元是存储信息的电子电路。下文中，数据块是指用以存储数据的存储器装置的单元，且可以包含存储器单元群组、字线群组、字线或单独存储器单元。每一数据块可包含若干子块，其中每一子块由从共享位线延伸的相关联的一组支柱(例如，竖直导电迹线)限定。存储器页(在本文中也被称为“页”)存储与从主机系统接收的数据对应的二进制数据的一或多个位。为了实现高密度，非易失性存储器装置中的存储器单元串可被构造成包含至少部分地包围沟道材料的支柱的多个存储器单元。存储器单元可耦合到存取线，所述存取线通常被称为“字线”，通常与存储器单元同样制造，以便在存储器块中形成串阵列。例如3d快闪nand存储器之类的特定非易失性存储器装置的紧凑性质意味着字线对于存储器块内的许多存储器单元而言是共用的。
17.在编程操作期间，所选存储器单元可通过将编程电压施加到所选字线而经编程。归因于字线为多个存储器单元共用的，未经选择的存储器单元可经受与所选存储器单元相同的编程电压。如果不是以其它方式进行预处理，那么未经选择的存储器单元可经历来自共同字线上的编程电压的效应。这些编程电压效应可包含将电荷存储于预期维持所存储数据的未经选择的存储器单元中的状况。此编程电压效应被称为“编程干扰(programming disturbance或program disturb)”效应。编程干扰效应可使存储在未经选择的存储器单元
中的电荷完全不可读，或尽管仍明显可读，但可将存储器单元的内容读取为与施加编程电压之前所存储的既定数据值不同的数据值。
18.残余电子(例如，在较早操作(例如，先前编程操作)之后被捕获或以其它方式保留在电荷存储结构的多晶硅沟道内的电子)的存在可导致编程干扰效应。在编程验证操作结束时，例如，施加到未被编程的字线的传递电压(vpass)斜降，且在源极侧上的具有高阈值电压的字线将在具有较低阈值电压的字线之前截止。因此，电子将在具有较低阈值电压的字线处(即，在截止的字线之间)被捕获在多晶硅沟道内部，且变为残余电子。由于一些非易失性存储器装置中的多晶硅沟道(即，柱状沟道区)是可不连接到块状接地主体的浮动沟道，因此通常不存在路径供沟道区中的残余电子以除通过存储器串的源极外的方式朝所述源极放电。编程操作通常包含接种阶段，其中将接种电压(例如，2伏)施加在串上，且将接地电压(例如，0伏)施加到与所述串相交的所有字线，包含所选字线。在接种阶段期间使用接地电压会使源极侧字线保持断开，且残余电子在接种阶段结束时保持被捕获在所选字线的源极侧上。这些残余电子可以多种方式导致编程干扰。举例来说，当传递电压或编程电压在后续编程操作中斜升时，所选字线可遭受热电子(热e)干扰，其中栅极与源极之间的较大电压差分使残余电子从漏极耗尽区注入到浮动栅极中。另外，此电压差分可启动具有足够量值的静电场以改变所选字线上的电荷且致使存储器单元的内容被无意中编程或被不正确地读取。此外，静电场可在沟道区中产生局部电子
‑
空穴对，从而产生可注入到所选字线中的甚至更多电子。
19.本公开的各方面通过在存储器子系统中的编程操作期间实施经修改的接种方案来解决以上及其它不足。在一个实施例中，存储器子系统启动存储器装置上的编程操作，使接种电压在编程操作的接种阶段期间被施加到存储器装置的数据块中的存储器单元串，且使正电压在接种阶段期间被施加到数据块的第一多个字线。所述第一多个字线中的每一者耦合到所述串中的第一多个存储器单元的对应存储器单元，且所述第一多个字线包括与编程操作相关联的所选字线。此正电压可减少耦合到对应字线的那些存储器单元处的电子势垒，从而允许被捕获在源极侧上的任何残余电子流过势垒且流到串的漏极侧。另外，存储器子系统可使负电压或接地电压中的至少一者在接种阶段期间被施加到串的其它字线，以将残余电子从源极侧主动推送到漏极侧。结果，大部分(若非全部)残余电子可在接种阶段期间从串的沟道清除，使得当随后将高编程电压施加到所选字线时，残余电子不存在且不被注入到所选字线中。因此，可显著减小编程干扰效应，从而改进存储器子系统中的编程性能。
20.图1示出根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或这些的组合。
21.存储器子系统110可为存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器、嵌入式多媒体控制器(emmc)驱动器、通用快闪存储(ufs)驱动器、安全数字(sd)卡和硬盘驱动器(hdd)。存储器模块的实例包含双列直插式存储器模块(dimm)、小型dimm(so
‑
dimm)，和各种类型的非易失性双列直插式存储器模块(nvdimm)。
22.计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装
置、交通工具(例如，飞机、无人驾驶飞机、火车、汽车或其它运输工具)、启用物联网(iot)的装置、嵌入式计算机(例如，包含于交通工具、工业设备或联网的商业装置中的一者)，或包含存储器和处理装置的此类计算装置。
23.计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文所使用，“耦合到”或“与
……
耦合”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如，无介入组件)，无论有线或无线，包含例如电、光学、磁性等的连接。
24.主机系统120可包含处理器芯片组以及由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓冲存储器、存储器控制器(例如，nvdimm控制器)以及存储协议控制器(例如，pcie控制器、sata控制器)。主机系统120使用存储器子系统110，例如将数据写入到存储器子系统110以及从存储器子系统110读取数据。
25.主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤通道、串行连接的scsi(sas)、双数据速率(ddr)存储器总线、小型计算机系统接口(scsi)、双列直插式存储器模块(dimm)接口(例如，支持双数据速率(ddr)的dimm套接接口)等。物理主机接口可以用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过pcie接口与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据以及其它信号的接口。图1示出存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合来存取多个存储器子系统。
26.存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(ram)，例如动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)。
27.非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(nand)类型快闪存储器和就地写入存储器，例如三维交叉点(“3d交叉点”)存储器。非易失性存储器的交叉点阵列可以结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，在所述操作中可在不事先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。nand类型快闪存储器包含例如二维nand(2d nand)和三维nand(3dnand)。
28.存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层单元(slc)可每单元存储一个位。其它类型的存储器单元，例如多层单元(mlc)、三层单元(tlc)、和四层单元(qlc)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，如slc、mlc、tlc、qlc或这些的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的slc部分，以及mlc部分、tlc部分或qlc部分。存储器装置130的存储器单元可分组为可指代用以存储数据的存储器装置的逻辑单元的页。在一些类型的存储器(例如，nand)的情况下，可将页分组以形成块。
29.尽管描述了例如3d交叉点非易失性存储器单元阵列和nand类型快闪存储器(例
如，2d nand、3d nand)之类的非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(rom)、相变存储器(pcm)、自选存储器、其它硫属化物类存储器、铁电晶体管随机存取存储器(fetram)、铁电随机存取存储器(feram)、磁性随机存取存储器(mram)、自旋转移力矩(stt)
‑
mram、导电桥接ram(cbram)、电阻性随机存取存储器(rram)、氧化物类rram(oxram)、或非(nor)快闪存储器、电可擦除可编程只读存储器(eeprom)。
30.存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬编码)逻辑的数字电路系统。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。
31.存储器子系统控制器115可包含被配置成执行存储在本地存储器119中的指令的处理器117(例如，处理装置)。在所示出的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，所述嵌入式存储器被配置成存储用于执行控制存储器子系统110的操作的各种过程、操作、逻辑流和例程的指令，包含处置存储器子系统110与主机系统120之间的通信。
32.在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(rom)。虽然图1中的实例存储器子系统110已示出为包含存储器子系统控制器115，但是在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依赖于外部控制(例如，由外部主机提供，或由与存储器子系统分离的处理器或控制器提供)。
33.一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将命令或操作转换为指令或适当命令以实现对存储器装置130的期望存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ecc)操作、加密操作、高速缓冲存储操作以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(lba)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换成命令指令以存取存储器装置130以及将与存储器装置130相关联的响应转换成主机系统120的信息。
34.存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓冲存储器或缓冲器(例如，dram)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址并对所述地址进行解码以存取存储器装置130。
35.在一些实施例中，存储器装置130包含本地媒体控制器135，所述本地媒体控制器结合存储器子系统控制器115进行操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110是包含原始存储器装置130的受管理存储器装置，所述原始存储器装置具有在裸片上的控制逻辑(例如，本地控
制器135)及在相同存储器装置封装内用于媒体管理的控制器(例如，存储器子系统控制器115)。受管理存储器装置的实例是受管理nand(mnand)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。
36.在一个实施例中，存储器装置130包含存储器装置编程管理组件113，其可监管、控制和/或管理对存储器子系统110的非易失性存储器装置(例如，存储器装置130)执行的数据存取操作(例如，编程操作)。例如，编程操作可包含多个阶段，例如，接种阶段、传递电压斜升阶段、编程电压斜升阶段和编程恢复阶段。编程管理组件113负责在编程操作期间使特定电压被施加(或指示哪些电压被施加)到存储器装置130。接种阶段通常包含存储器装置130中的抑制串(即，存储器单元未编程于其上的串)的沟道电压的整体升高，以试图抵消由使用高压编程脉冲产生的编程干扰。施加到串(例如，位线上)的接种电压使串的源极、漏极和沟道在较高电压电平下耦合，由此更好地抑制编程干扰。由于在编程电压斜升阶段期间施加相对较高的电压，因此编程恢复阶段允许装置从高压模式恢复。一般来说，在编程恢复阶段期间，所有信号斜降到某些较低电压电平。在一个实施例中，编程管理组件113使字线驱动器在编程操作的接种阶段期间将接种电压施加到存储器装置130的数据块中的存储器单元串，且使正电压在接种阶段期间被施加到数据块的第一多个字线。所述第一多个字线中的每一者耦合到所述串中的第一多个存储器单元的对应存储器单元，且所述第一多个字线包括与编程操作相关联的所选字线。此正电压可减少耦合到对应字线的那些存储器单元处的电子势垒，从而允许被捕获在源极侧上的任何残余电子流过势垒且流到串的漏极侧。另外，编程管理组件113可使负电压或接地电压中的至少一者在接种阶段期间被施加到串的其它字线，以将残余电子从源极侧主动推送到漏极侧。下文描述关于编程管理组件113的操作的另外细节。
37.在一些实施例中，存储器子系统控制器115包含编程管理组件113的至少部分。例如，存储器子系统控制器115可包含被配置成执行存储于本地存储器119中的用于执行本文中所描述的操作的指令的处理器117(例如，处理装置)。在一些实施例中，编程管理组件113是主机系统110、应用编程或操作系统的部分。在其它实施例中，本地媒体控制器135包含编程管理组件113的至少部分且被配置成执行本文中所描述的功能性。在此类实施例中，可使用存储于存储器装置130上的硬件或固件来实施编程管理组件113，所述硬件或固件由控制逻辑(例如，编程管理组件113)执行以执行与本文所描述的经修改的接种方案有关的操作。
38.图2是示出根据本公开的一些实施例在存储器子系统中的存储器装置的数据块中的存储器单元串200的示意图。在一个实施例中，串200表示存储器装置130的一个部分。串200包含多个存储器单元212(即，电荷存储装置)，例如在一些实施例中多达32个存储器单元(或更多)。串200包含被称为源极选择栅极220(sgs)(通常为n沟道晶体管)的在串200的一端处的存储器单元212与共同源极226之间耦合的源极侧选择晶体管。共同源极226可包含例如共同掺杂的半导体材料和/或其它导电材料。在串200的另一端处，被称为漏极选择栅极230(sgd)(通常为n沟道晶体管)的漏极侧选择晶体管和栅极诱发漏极泄漏(gidl)产生器240(gg)(通常为n沟道晶体管)耦合在存储器单元212中的一者与数据线234之间，所述数据线在所属领域中通常被称为“位线”。共同源极226可耦合到参考电压(例如，接地电压或简称为“接地”[gnd])或电压源(例如，电荷泵电路或电力供应器，例如其可选择性地被配置
为适合于优化编程操作的特定电压)。
[0039]
每一存储器单元212可包含例如浮动栅极晶体管或电荷捕获晶体管，且可包括单层存储器单元或多层存储器单元。浮动栅极可被称为电荷存储结构235。存储器单元212、源极选择栅极220、漏极选择栅极230和gidl产生器240可由其相应控制栅极250上的信号控制。
[0040]
控制信号可通过编程管理组件113施加或施加在编程管理组件113的方向处，例如，施加至选择线(未示出)以选择串，或施加至存取线(未示出)以选择存储器单元212。在某些情况下，控制栅极可形成选择线(用于选择装置)或存取线(用于单元)的部分。漏极选择栅极230接收可使漏极选择栅极230选择或取消选择串200的电压。在一个实施例中，每一相应控制栅极250连接到单独字线(即，存取线)，使得可单独地控制每一装置或存储器单元。串200可为存储器装置130中的存储器单元块中的多个存储器单元串中的一者。举例来说，当存在多个存储器单元串时，串200中的每一存储器单元212可连接到对应的共享字线，多个串中的每一者中的对应存储器单元也连接到所述对应的共享字线。因而，如果那些多个串中的一者中的所选存储器单元正经编程，那么串200中的连接到与所选单元相同字线的对应的未经选择的存储器单元212可经历相同编程电压，从而潜在地产生编程干扰效应。因此，在一个实施例中，编程管理组件113使字线驱动器在编程操作的接种阶段期间将接种电压施加到位线234，并且使正电压在接种阶段期间被施加到串200中的装置和/或单元212的特定控制栅极250。另外，存储器子系统可使负电压或接地电压中的至少一者在接种阶段期间被施加到串200中的装置和/或单元212的其它控制栅极250，以将残余电子从源极侧主动推送到漏极侧。结果，大部分(若非全部)残余电子可在接种阶段期间从串的沟道清除，使得当随后将高编程电压施加到所选字线时，残余电子不存在且不被注入到所选字线中。
[0041]
图3是根据本公开的一些实施例在编程操作期间用于存储器装置的操作的时序图300。在对非易失性存储器装置(例如，存储器装置130)执行的编程操作期间，可遇到某些阶段，包含接种阶段310、传递电压斜升阶段320、编程电压斜升阶段330以及编程恢复阶段340。接种阶段310通常包含存储器装置130中的抑制串的沟道电压的整体升高，以试图抵消由使用高压编程脉冲产生的编程干扰。在传递电压斜升阶段320期间，传递电压(vpass)被施加到存储器装置130的字线以便进一步升高相关联沟道的沟道电压。在编程电压斜升阶段330期间，编程电压被施加到存储器装置130的所选字线(例如，wln)，以便在表示期望值的字线上将某一电荷电平编程至所选存储器单元。由于在编程电压斜升阶段330期间施加相对较高的电压，因此编程恢复阶段340允许装置从高压模式恢复。
[0042]
时序图300示出根据一个实施例的编程操作300的各种阶段。在此实施例中，在所示出的阶段中的每一者中将不同信号施加到存储器装置130中的各种装置。在接种阶段310期间，编程管理组件113使具有接种电压(例如，3伏)的信号301被施加到串200的位线234。在一个实施例中，编程管理组件113将信号发送到字线驱动器(或某一其它组件)，所述信号指示驱动器将信号301施加到位线234。信号301可在整个传递电压斜升阶段320和编程电压斜升阶段330中保持在接种电压处。在编程恢复阶段340期间，信号301返回到接地电压(例如，0v)。在接种阶段310期间，编程管理组件113进一步使信号302被施加到漏极选择栅极230。信号302(例如，7v)激活漏极选择栅极230(例如，使其“接通”)，由此允许接种电压从位线234通过漏极选择栅极230流到连接至串200的各种数据字线。在一个实施例中，数据字线
包含连接到串200的其余存储器单元212的一或多个字线。这些单元212通常用于存储数据，例如来自主机系统120的数据。信号302在传递电压斜升阶段320、编程电压斜升阶段330和编程恢复阶段340期间返回到接地电压。
[0043]
在一个实施例中，编程管理组件113可使正电压在接种阶段310期间被施加到串200的特定字线，其中可在对应存储器单元212的控制栅极250处看到正电压。正电压可减少在那些特定字线处的电子势垒，从而允许被捕获在源极侧上的任何残余电子流过势垒且流到漏极(即，位线234)。另外，编程管理组件113可使负电压在接种阶段310期间被施加到串200的其它字线，以将残余电子从源极侧主动推送到漏极侧。
[0044]
如时序图300中所示出，编程管理组件113可使具有正电压(例如，1v)的信号303被施加到所选字线(即，正经编程的字线(wln))和在串中的所选字线上方的任何字线(即，位于wln与漏极选择栅极230之间的那些字线)。此正电压确保沟道电位主要由接种电压(例如，3v)确定。此较高沟道电位对邻近源极侧字线(即，沿着串(wln
‑
1和wln
‑
2)向下的下一字线)产生较大漏极诱发势垒降低(dibl)效应，从而允许更多残余电子流到漏极侧。在传递电压斜升阶段320期间，信号303增加到较高电压(例如，10v)，且在编程电压斜升阶段330期间，信号303增加到甚至更高的电压(例如，20v)。信号303在编程恢复阶段340期间返回到接地电压。此外，编程管理组件113可使具有正电压(例如，2v)的信号304被施加到邻近源极侧字线(即，wln
‑
1和wln
‑
2)。此正电压还可减少这些字线中的电子势垒。在传递电压斜升阶段320和编程电压斜升阶段330期间，信号304增加到较高电压(例如，10v)。信号304在编程恢复阶段340期间返回到接地电压。在一个实施例中，编程管理组件113可使不同电压被施加到wln
‑
1和wln
‑
2。举例来说，可在wln
‑
1上施加较高电压，且可在wln
‑
2上施加较低电压，这是因为wln
‑
1比wln
‑
2接收更多由于dibl效应而造成的阈值电压减小量。在另一实施例中，相同电压还可施加到wln
‑
1、wln
‑
2和wln
‑
3。
[0045]
在一个实施例中，编程管理组件113可使具有负电压(例如，
‑
1v)的信号305被施加到其余数据字线(即，wln
‑
3和以下)。负电压产生这些字线的甚至更低的沟道电位，这可将此处被捕获的残余电子主动推向漏极。在传递电压斜升阶段320和编程电压斜升阶段330期间，信号305增加到较高电压(例如，10v)。信号305在编程恢复阶段340期间返回到接地电压。在一个实施例中，编程管理组件113使具有接地电压(即，0v)的信号306在整个接种阶段310、传递电压斜升阶段320、编程电压斜升阶段330和编程恢复阶段340中被施加到源极选择栅极220。应理解，本文中所描述的具体电压电平仅为实例，且在其它实施例中，可使用不同电压电平。
[0046]
图4是根据本公开的一些实施例在编程操作期间用于存储器装置的操作的时序图400。在对非易失性存储器装置(例如，存储器装置130)执行的编程操作期间，可遇到某些阶段，包含接种阶段410、传递电压斜升阶段420、编程电压斜升阶段430以及编程恢复阶段440。接种阶段410通常包含存储器装置130中的抑制串的沟道电压的整体升高，以试图抵消由使用高压编程脉冲产生的编程干扰。在传递电压斜升阶段420期间，传递电压(vpass)被施加到存储器装置130的字线以便升高相关联沟道的沟道电压。在编程电压斜升阶段430期间，编程电压被施加到存储器装置130的所选字线(例如，wln)，以便在表示期望值的字线上将某一电荷电平编程至所选存储器单元。由于在编程电压斜升阶段430期间施加相对较高的电压，因此编程恢复阶段440允许装置从高压模式恢复。
[0047]
时序图400示出根据一个实施例的编程操作400的各种阶段。在此实施例中，在所示出的阶段中的每一者中将不同信号施加到存储器装置130中的各种装置。在接种阶段410期间，编程管理组件113使具有接种电压(例如，3伏)的信号401被施加到串200的位线234。信号401可在整个传递电压斜升阶段420和编程电压斜升阶段430中保持在接种电压处。在编程恢复阶段440期间，信号401返回到接地电压(例如，0v)。在接种阶段410期间，编程管理组件113进一步使信号402被施加到漏极选择栅极230。信号402(例如，7v)激活漏极选择栅极230(例如，使其“接通”)，由此允许接种电压从位线234通过漏极选择栅极230流到连接至串200的各种数据字线。在一个实施例中，数据字线包含连接到串200的其余存储器单元212的一或多个字线。这些单元212通常用于存储数据，例如来自主机系统120的数据。信号402在传递电压斜升阶段420、编程电压斜升阶段430和编程恢复阶段440期间返回到接地电压。
[0048]
在一个实施例中，编程管理组件113可使正电压在接种阶段410期间被施加到串200的特定字线，其中可在对应存储器单元212的控制栅极250处看到正电压。正电压可减少在那些特定字线处的电子势垒，从而允许被捕获在源极侧上的任何残余电子流过势垒且流到漏极(即，位线234)。另外，编程管理组件113可使负电压在接种阶段410期间被施加到串200的其它字线，以将残余电子从源极侧主动推送到漏极侧。
[0049]
如时序图400中所示出，编程管理组件113可使具有正电压(例如，1v)的信号403被施加到所选字线(即，正经编程的字线(wln))和在串中的所选字线上方的任何字线(即，位于wln与漏极选择栅极230之间的那些字线)。此正电压确保沟道电位主要由接种电压(例如，3v)确定。此较高沟道电位对邻近源极侧字线(即，沿着串(wln
‑
1和wln
‑
2)向下的下一字线)产生较大漏极诱发势垒降低(dibl)效应，从而允许更多残余电子流到漏极侧。在传递电压斜升阶段420期间，信号403增加到较高电压(例如，10v)，且在编程电压斜升阶段430期间，信号403增加到甚至更高的电压(例如，20v)。信号403在编程恢复阶段440期间返回到接地电压。此外，编程管理组件113可使具有正电压(例如，5v)的信号404被施加到邻近源极侧字线(即，wln
‑
1和wln
‑
2)。此正电压确保这些字线所附接到的存储器单元212被完全激活，从而允许施加到位线的接种电压将wln
‑
1和wln
‑
2传递到源极侧。在传递电压斜升阶段420和编程电压斜升阶段430期间，信号404增加到较高电压(例如，10v)。信号404在编程恢复阶段440期间返回到接地电压。此外，编程管理组件113可使具有正电压(例如，2v)的信号405被施加到下一源极侧字线(即，wln
‑
3)。此正电压可避免wln
‑
2与wln
‑
4之间沟道电位的急剧变化。此急剧变化将产生较大电场，从而导致增大的局部电子产生，这将加重所选字线wln的编程干扰问题。信号405的中间电压引起沟道电位的更平缓变化。在传递电压斜升阶段420和编程电压斜升阶段430期间，信号404增加到较高电压(例如，10v)。信号404在编程恢复阶段440期间返回到接地电压。在一个实施例中，编程管理组件113可使不同电压被施加到wln
‑
1和wln
‑
2。举例来说，可在wln
‑
1上施加较高电压，且可在wln
‑
2上施加较低电压，这是因为wln
‑
1比wln
‑
2接收更多由于dibl效应而造成的阈值电压减小量。在另一实施例中，相同电压还可施加到wln
‑
1、wln
‑
2和wln
‑
3。
[0050]
在一个实施例中，编程管理组件113可使具有接地电压(例如，0v)的信号406被施加到其余数据字线(即，wln
‑
4和以下)。接地电压产生这些字线的低沟道电位，这可将此处被捕获的残余电子主动推向漏极。在传递电压斜升阶段420和编程电压斜升阶段430期间，信号406增加到较高电压(例如，10v)。信号406在编程恢复阶段440期间返回到接地电压。在
一个实施例中，编程管理组件113使具有接地电压(即，0v)的信号407在整个接种阶段410、传递电压斜升阶段420、编程电压斜升阶段430和编程恢复阶段440中被施加到源极选择栅极220。
[0051]
图5是示出根据本公开的一些实施例在编程操作的接种阶段期间存储器单元串的沟道电位500的图。在一个实施例中，串200对应于图2中所示出的串200，且所使用的接种方案对应于图3中所示出的时序图300。如上文所描述，串200包含gidl产生器(gg)装置、漏极选择栅极(sgd)装置、多个存储器单元(各自连接到单独字线(wl))以及源极选择栅极(sgs)装置。在一个实施例中，存储器单元中的一或多者连接到虚拟字线(dwl)且通常不用于存储数据。串200中的存储器单元中的至少一者可连接到所选字线(即，正经编程的字线(wln))，且所选字线的源极侧上的每一其余存储器单元可连接到被称作数据字线(wln
‑
1、wln
‑
2、
……
、wln
‑
17)的字线。在一个实施例中，在所选字线的漏极侧上可存在连接到字线(例如，wln+1)的一或多个存储器单元，所述字线可为虚拟字线或数据字线。取决于实施例，可存在任何数目个数据字线。在一个实施例中，串200表示存储器装置130的存储器单元的数据块的未经选择的子块。如上文所描述，数据块可包含具有额外存储器单元串的额外子块。举例来说，串550可表示相同数据块的所选子块，且可类似地包含耦合到与串200的对应存储器单元和/或其它装置相同的字线的多个存储器单元和/或其它装置。
[0052]
在一个实施例中，串200中的装置中的每一者具有相关联的阈值电压(vt)，所述阈值电压表示每一装置从“断开”状态切换到“导通”状态的电压，或反之亦然。举例来说，连接到wln+1和所选字线wln的存储器单元可具有
‑
2v的阈值电压，连接到wln
‑
1和wln
‑
2的存储器单元可具有5v的阈值电压，连接到wln
‑
3至wln
‑
15的存储器单元可具有
‑
1v的阈值电压，并且连接到wln
‑
16和wln
‑
17的存储器单元可具有5v的阈值电压。在一个实施例中，串200的沟道电位500表示在每一装置的控制栅极处施加的电压(即，栅极电压(vg))与代表性阈值电压之间的差。在一个实施例中，所选字线(wln)的漏极侧上存在第一代表性阈值电压，且所选字线(wln)的源极侧上存在第二代表性阈值电压。每一代表性阈值电压可分别为漏极侧和源极侧上的最高阈值电压。因此，在所示出的实施例中，漏极侧上的第一代表性阈值电压可为与连接到wln+1和wln的存储器装置相关联的
‑
2v，且源极侧上的第二代表性阈值电压可为与连接到wln
‑
1、wln
‑
2、wln
‑
16和wln
‑
17的存储器装置相关联的5v。由于wln
‑
1具有所选字线的源极侧上的最高阈值电压，因此在此处捕获最高数目个源极侧残余电子。这表示在编程干扰效应方面的最差情况情境，因此对应阈值电压可用作代表性阈值电压。
[0053]
如上文关于图3所描述，在一个实施例中，编程管理组件113可使不同电压信号在编程操作的接种阶段期间被施加到不同装置的栅极端子。这些电压信号可被称为相应栅极电压(vg)。如图5中所示出，在一个实施例中，编程管理组件113可使正电压在接种阶段410期间被施加到串200的特定字线，其中可在对应存储器单元212的控制栅极250处看到正电压。举例来说，编程管理组件113可使第一正电压(例如，1v)被施加到所选字线(即，wln)和在所述串中的所选字线上方的任何字线(例如，wln+1)，且可使第二正电压(例如，2v)被施加到邻近于源极侧上的所选字线的多个数据字线(例如，wln
‑
1和wln
‑
2)。这些正电压可减少在对应存储器单元处的电子势垒，从而允许被捕获在源极侧上的任何残余电子520流过势垒且流到漏极(即，位线234)。此外，编程管理组件113可使负电压在接种阶段310期间被施加到串200的其它字线。举例来说，编程管理组件113可使负电压(例如，
‑
1v)被施加到字
线wln
‑
3至wln
‑
17。此负电压可将残余电子520从源极侧主动推送到漏极侧。
[0054]
结果，所选字线(wln)的漏极侧上的沟道电位500为3v(即，1v的栅极电压减去
‑
2v的第一代表性阈值电压)，且所选字线(wln)的源极侧上的沟道电位500为
‑
6v(即，
‑
1v的栅极电压减去5v的第二代表性阈值电压)。因此，在沟道电位500中从漏极侧到源极侧的差分为
‑
9v。应注意，如果在字线上施加接地电压(0v)，那么漏极侧沟道电位将为2v，源极侧沟道电位将为
‑
5v，且差分将仅为
‑
7v。因此，将正电压施加到特定字线且将负电压施加到其它字线会增加所选字线(wln)的漏极侧与源极侧之间的电位梯度。由于所选字线(wln)的源极侧具有较低沟道电位，因此被捕获在源极侧上的残余电子520在接种阶段期间往往会流向漏极侧，且在wln
‑
1和wln
‑
2处流过降低的势垒，在此处其可经由位线234被清除。在最差情况模式下，由残余电子520所见的wln
‑
1和wln
‑
2上的电子势垒在接种方案中为5v，且可使用本文所描述的技术被降低到小于2v。这指示在接种阶段期间可以清除超过60％的残余电子，并且因此，在编程电压斜升阶段期间，来自热电子注入的编程干扰也可以预计降低约60％。
[0055]
图6是示出根据本公开的一些实施例在编程操作的接种阶段期间存储器单元串的沟道电位600的图。在一个实施例中，串200对应于图2中所示出的串200，且所使用的接种方案对应于图4中所示出的时序图400。如上文所描述，串200包含gidl产生器(gg)装置、漏极选择栅极(sgd)装置、多个存储器单元(各自连接到单独字线(wl))以及源极选择栅极(sgs)装置。在一个实施例中，存储器单元中的一或多者连接到虚拟字线(dwl)且通常不用于存储数据。串200中的存储器单元中的至少一者可连接到所选字线(即，正经编程的字线(wln))，且所选字线的源极侧上的每一其余存储器单元可连接到被称作数据字线(wln
‑
1、wln
‑
2、
……
、wln
‑
17)的字线。在一个实施例中，在所选字线的漏极侧上可存在连接到字线(例如，wln+1)的一或多个存储器单元，所述字线可为虚拟字线或数据字线。取决于实施例，可存在任何数目个数据字线。在一个实施例中，串200表示存储器装置130的存储器单元的数据块的未经选择的子块。如上文所描述，数据块可包含具有额外存储器单元串的额外子块。举例来说，串650可表示相同数据块的所选子块，且可类似地包含耦合到与串200的对应存储器单元和/或其它装置相同的字线的多个存储器单元和/或其它装置。
[0056]
在一个实施例中，串200中的装置中的每一者具有相关联的阈值电压(vt)，所述阈值电压表示每一装置从“断开”状态切换到“导通”状态的电压，或反之亦然。举例来说，连接到wln+1和所选字线wln的存储器单元可具有
‑
2v的阈值电压，连接到wln
‑
1和wln
‑
2的存储器单元可具有5v的阈值电压，连接到wln
‑
3至wln
‑
15的存储器单元可具有
‑
1v的阈值电压，并且连接到wln
‑
16和wln
‑
17的存储器单元可具有5v的阈值电压。在一个实施例中，串200的沟道电位600表示在每一装置的控制栅极处施加的电压(即，栅极电压(vg))与代表性阈值电压之间的差。在一个实施例中，所选字线(wln)的漏极侧上存在第一代表性阈值电压，且所选字线(wln)的源极侧上存在第二代表性阈值电压。每一代表性阈值电压可分别为漏极侧和源极侧上的最高阈值电压。因此，在所示出的实施例中，漏极侧上的第一代表性阈值电压可为与连接到wln+1和wln的存储器装置相关联的
‑
2v，且源极侧上的第二代表性阈值电压可为与连接到wln
‑
1、wln
‑
2、wln
‑
16和wln
‑
17的存储器装置相关联的5v。
[0057]
如上文关于图4所描述，在一个实施例中，编程管理组件113可使不同电压信号在编程操作的接种阶段期间被施加到不同装置的栅极端子。这些电压信号可被称为相应栅极电压(vg)。如图6中所示出，在一个实施例中，编程管理组件113可使正电压在接种阶段410
期间被施加到串200的特定字线，其中可在对应存储器单元212的控制栅极250处看到正电压。举例来说，编程管理组件113可使第一正电压(例如，1v)被施加到所选字线(即，wln)和在所述串中的所选字线上方的任何字线(例如，wln+1)；可使第二正电压(例如，5v)被施加到邻近于源极侧上的所选字线的多个数据字线(例如，wln
‑
1和wln
‑
2)；且可使第三正电压(例如，2v)被施加到至少一个额外字线(例如，wln
‑
3)。这些正电压可减少在对应存储器单元处的电子势垒，从而允许被捕获在源极侧上的任何残余电子620流过势垒且流到漏极(即，位线234)。此外，编程管理组件113可使接地电压在接种阶段410期间被施加到串200的其它字线。举例来说，编程管理组件113可使接地电压(例如，0v)被施加到字线wln
‑
4至wln
‑
17。
[0058]
结果，所选字线(wln)的漏极侧上的沟道电位600为3v(即，1v的栅极电压减去
‑
2v的第一代表性阈值电压)，且所选字线(wln)的源极侧上的沟道电位600为
‑
5v(即，0v的栅极电压减去5v的第二代表性阈值电压)。因此，在沟道电位600中从漏极侧到源极侧的差分为
‑
8v。将正电压施加到特定字线且将接地电压施加到其它字线会增加所选字线(wln)的漏极侧与源极侧之间的电位梯度。由于所选字线(wln)的源极侧具有较低沟道电位，因此被捕获在源极侧上的残余电子620在接种阶段期间往往会流向漏极侧，且在wln
‑
1和wln
‑
2处流过降低的势垒，在此处其可经由位线234被清除。
[0059]
图7是根据本公开的一些实施例在存储器子系统中的编程操作期间实施经修改的接种方案的实例方法的流程图。方法700可以通过处理逻辑执行，所述处理逻辑可以包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法700由图1的编程管理组件113执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，示出的实施例应仅作为实例理解，且示出的过程可以不同次序执行，并且一些过程可并行执行。此外，在各种实施例中可省略一或多个过程。因此，并非每个实施例中都需要所有过程。其它过程流程是可能的。
[0060]
在操作705处，启动编程操作。举例来说，处理逻辑(例如，处理器117或本地媒体控制器135)可启动存储器装置(例如，存储器装置130)上的编程操作。在一个实施例中，编程操作包含接种阶段、传递电压斜升阶段、编程电压斜升阶段和编程恢复阶段。在某些实施例中，这些阶段中的每一者可在单个编程操作期间在循环中重复多次。接种阶段通常包含存储器装置130中的抑制串的沟道电压的整体升高，以试图抵消由使用高压编程脉冲产生的编程干扰。在传递电压斜升阶段期间，传递电压(vpass)被施加到存储器装置130的字线以便升高相关联沟道的沟道电压。在编程电压斜升阶段期间，编程电压被施加到存储器装置130的所选字线(例如，wln)，以便在表示期望值的字线上将某一电荷电平编程至所选存储器单元。由于在编程电压斜升阶段330期间施加相对较高的电压，因此编程恢复阶段允许装置从高压模式恢复。
[0061]
在操作710处，将接种电压施加到存储器单元串。举例来说，处理逻辑可使接种电压在编程操作的接种阶段期间被施加到存储器装置的数据块中的存储器单元串。在接种阶段310/410期间，编程管理组件113使具有接种电压(例如，3伏)的信号301/401被施加到串200的位线234。信号301/401可在整个传递电压斜升阶段320/420和编程电压斜升阶段330/430中保持在接种电压处。在一个实施例中，接种电压高于编程操作的接种阶段中所使用的
接种电压，以便增加串200的沟道电位。
[0062]
在操作715处，将正电压施加到特定字线。举例来说，处理逻辑可使正电压在接种阶段期间被施加到数据块的第一多个字线，其中所述第一多个字线中的每一者耦合到串中的第一多个存储器单元的对应存储器单元，所述第一多个字线包括与编程操作相关联的所选字线。在一个实施例中，编程管理组件113可使正电压在接种阶段310/410期间被施加到串200的特定字线，其中可在对应存储器单元212的控制栅极250处看到正电压。正电压可减少在那些特定字线处的电子势垒，从而允许被捕获在源极侧上的任何残余电子流过势垒且流到漏极(即，位线234)。
[0063]
在一个实施例中，编程管理组件113可使第一正电压(例如，1v)被施加到所选字线(即，wln)且可使第二正电压被施加到邻近于所选字线(即，wln)的一或多个第一字线(例如，wln
‑
1和wln
‑
2)，其中邻近于所选字线的所述一或多个第一字线耦合到存储器单元串中的第一存储器单元的源极侧上的第一多个存储器单元中的一或多者。一般来说，第二正电压大于第一正电压。举例来说，在时序图300中所示出的实施例中，第二正电压为2v，且在时序图400中所示出的实施例中，第二正电压为5v。编程管理组件113可任选地使第三正电压被施加到邻近于一或多个第一字线(例如，wln
‑
1和wln
‑
2)的一或多个第二字线(例如，wln
‑
3)，其中邻近于所述一或多个第一字线的所述一或多个第二字线耦合到与所述一或多个第一字线耦合的存储器单元的源极侧上的第一多个存储器单元中的一或多者。一般来说，第三正电压大于第一正电压且小于第二正电压。举例来说，在时序图400中所示出的实施例中，第三正电压为2v。
[0064]
在操作720处，将负电压或接地电压施加到其它字线。举例来说，处理逻辑可使负电压或接地电压中的至少一者在接种阶段期间被施加到数据块的第二多个字线，其中所述第二多个字线中的每一者耦合到串中的第二多个存储器单元的对应存储器单元，其中第二多个存储器单元邻近于存储器单元串的源极侧上的第一多个存储器单元。举例来说，在时序图300中所示出的实施例中，编程管理组件113使负电压(例如，
‑
1v)被施加到wln
‑
3至wln
‑
17，且在时序图400中所示出的实施例中，编程管理组件113使接地电压(即，0v)被施加到wln
‑
4至wln
‑
17。此负电压可将残余电子从源极侧主动推送到漏极侧。
[0065]
在一个实施例中，编程管理组件113可使正和/或负电压仅在编程操作的某些接种阶段期间被施加到数据块的字线。举例来说，编程操作可能包含多个接种阶段、多个传递电压斜升阶段以及多个编程电压斜升阶段，所述阶段依序重复。在一个实施例中，正和/或负电压仅在多个接种阶段的子集期间被施加到第一多个字线，所述子集发生在阈值数目个所述多个编程电压斜升阶段发生之后。举例来说，如果阈值为四，那么正和/或负电压将不在前四个接种阶段期间施加，而将在那之后的任何接种阶段中施加。在另一实施例中，如果事先已知待执行的接种阶段的总数，那么编程管理组件113可能使正和/或负电压仅在最后几个接种阶段期间(例如，在最后五个接种阶段期间)施加。在第一数目的接种阶段中，可施加接地电压而不是正和/或负电压。
[0066]
图8示出计算机系统800的实例机器，在所述计算机系统内可执行用于使机器执行本文中所论述的方法中的任何一或多种的一组指令。在一些实施例中，计算机系统800可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)，或者所述计算机系统可用于执行控制器的操作(例如，执行操作系统
以执行对应于图1的编程管理组件113的操作)。在替代实施例中，机器可连接(例如，联网)到lan、企业内部网、外联网和/或因特网中的其它机器。机器可以客户端
‑
服务器网络环境中的服务器或客户端机器的资格进行操作，作为对等(或分散式)网络环境中的对等机器进行操作，或作为云计算基础设施或环境中的服务器或客户端机器进行操作。
[0067]
机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由机器采取的动作的一组指令的任何所述机器。此外，尽管示出单个机器，但术语“机器”还应被理解为包含机器的任何集合，所述机器单独地或联合地执行一组(或多组)指令以执行本文中所论述的方法中的任何一或多种。
[0068]
实例计算机系统800包含处理装置802、主存储器804(例如，只读存储器(rom)、快闪存储器、例如同步dram(sdram)或rambus dram(rdram)之类的动态随机存取存储器(dram)等)、静态存储器806(例如，快闪存储器、静态随机存取存储器(sram)等)，以及经由总线830彼此通信的数据存储系统818。
[0069]
处理装置802表示一或多个通用处理装置，例如微处理器、中央处理单元等。更确切地说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置802还可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理装置802被配置成执行用于进行本文中所论述的操作和步骤的指令826。计算机系统800可进一步包含网络接口装置808以经由网络820通信。
[0070]
数据存储系统818可以包含机器可读存储媒体824(也被称为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有体现本文所描述的方法或功能中的任何一或多种的一或多组指令826或软件。指令826还可在其由计算机系统800执行期间完全或至少部分地驻留在主存储器804内和/或处理装置802内，主存储器804和处理装置802也构成机器可读存储媒体。机器可读存储媒体824、数据存储系统818和/或主存储器804可对应于图1的存储器子系统110。
[0071]
在一个实施例中，指令826包含用以实施与图1的编程管理组件113对应的功能性的指令。尽管在实例实施例中将机器可读存储媒体824展示为单个媒体，但术语“机器可读存储媒体”应被认为包含单个媒体或存储一或多组指令的多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的一组指令且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
[0072]
已关于对计算机存储器内的数据位的操作的算法和符号表示而呈现先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其它技术人员的方式。算法在这里并且通常被认为是产生期望结果的自洽的一系列操作。操作是要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、项、编号等是方便的。
[0073]
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅为应用于这些量
的方便标记。本公开可指计算机系统或类似电子计算装置的动作和过程，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操控和变换为类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
[0074]
本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、cd
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rom和磁性光盘)、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。
[0075]
本文中呈现的算法和显示器本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法的更专用设备是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。将了解，可使用多种编程语言来实施如本文中所描述的本公开的教示。
[0076]
本公开可被提供为计算机程序产品或软件，其可以包含其上存储有可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
[0077]
在前述说明书中，已参考本公开的具体实例实施例描述了本公开的实施例。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待本说明书和图式。