具有改进的单事件翻转免疫性的锁存器电路及相关计算系统、设备和方法与流程

具有改进的单事件翻转免疫性的锁存器电路及相关计算系统、设备和方法
1.优先权要求
2.本技术案要求2020年8月26日提交的名为“具有改进的单事件翻转免疫性的锁存器电路及相关系统、设备和方法(latch circuits with improved single event upset immunity and related systems,apparatuses,and methods)”的第17/003,363号美国专利申请案的申请日的权益。
技术领域
3.本公开大体上涉及具有改进的单事件翻转(seu)免疫性的锁存器电路，且更确切地说，涉及可用于读取存储到存储器装置中的数据存储元件的信息位的锁存器电路。


背景技术：

4.锁存器可用于存储器装置以从数据存储元件读取和存储位，例如熔丝、反熔丝、快闪存储器元件和动态随机存取存储器(dram)电容存储元件。有时使用双互锁存储单元(dice)锁存器，因为它们容许发生由它们的双互锁结构导致的seu。


技术实现要素：

5.在一些实施例中，一种设备包含双互锁存储单元(dice)锁存器电路、第一驱动器电路和第二驱动器电路。所述dice锁存器电路包含对应于第一路径的第一输入节点和对应于第二路径的第二输入节点。第一驱动器电路电连接到所述第一输入节点。所述第一驱动器电路配置成接收输入信号并响应于所述输入信号而将第一输入信号驱动到所述第一输入节点。第二驱动器电路电连接到所述第二输入节点。所述第二驱动器电路配置成接收所述输入信号并响应于所述输入信号而将第二输入信号驱动到所述第二输入节点。
6.在一些实施例中，一种操作双互锁存储单元(dice)锁存器电路的方法包含：确立所述dice锁存器电路的控制信号以在读取状态中操作所述dice锁存器电路；向第一驱动器电路和第二驱动器电路的输入施加输入信号；响应于所述输入信号，向所述dice锁存器电路的第一输入节点提供第一输入信号。所述方法还包含响应于所述输入信号，向所述dice锁存器电路的第二输入节点提供第二输入信号。所述第一输入节点与所述第二输入节点电隔离。所述方法还包含将所述第一输入信号和所述第二输入信号分别锁存到所述dice锁存器电路的第一输出节点和第二输出节点。
7.在一些实施例中，一种计算系统包含一或多个处理器以及电连接到所述一或多个处理器的一或多个存储器装置。所述一或多个存储器装置包含双互锁存储单元(dice)锁存器电路。所述dice锁存器电路包含第一输入节点以及第二输入节点。所述第二输入节点与所述第一输入节点电隔离。
附图说明
8.尽管本公开利用确切地指出且清楚地主张特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征和优势可在结合附图阅读时根据以下描述更轻松地确定，在附图中：
9.图1是根据一些实施例的dice锁存器电路的电路示意性图示；
10.图2是根据一些实施例的存储器系统的框图；
11.图3是根据一些实施例的图2的存储器系统的一部分的电路示意性图示；
12.图4是根据一些实施例的示出操作dice锁存器电路的方法的流程图；以及
13.图5是根据一些实施例的计算系统的框图。
具体实施方式
14.在以下详细描述中，参考形成本公开的部分的附图，且其中借助于图示而示出其中可实践本公开的实施例的具体实例。足够详细地描述这些实施例，使得所属领域的一般技术人员能够实践本公开。但是，可利用本文中实现的其它实施例，并且可在不脱离本公开的范围的情况下进行结构、材料和过程改变。
15.本文中呈现的图示不意指为任何特定方法、系统、装置或结构的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。在一些情况下，各种附图中的相似结构或组件可保持相同或相似编号以便利读者；然而，编号的相似性不一定意味着结构或组件的大小、组成、配置或任何其它性质是相同的。
16.以下描述可包含实例以帮助使所属领域的技术人员能够实践所公开的实施例。术语“示例性”、“举例来说”和“例如”的使用意味着相关描述是解释性的，且虽然本公开的范围既定涵盖实例和合法等效物，但此类术语的使用并不希望将实施例或本公开的范围限制于指定的组件、步骤、特征、功能或类似物。
17.将容易理解，如本文一般描述且在附图中图示的实施例的组件可以广泛多种不同配置来布置和设计。因此，各种实施例的以下描述并不希望限制本公开的范围，而是仅表示各种实施例。尽管可在图式中呈现实施例的各个方面，但是除非特别地说明，否则图式未必按比例绘制。
18.此外，除非本文另外规定，否则示出和描述的特定实施方案仅是实例且不应被理解为实施本公开的仅有方式。元件、电路和功能可以框图形式示出以免用不必要的细节混淆本公开。相反，除非本文另外规定，否则示出和描述的特定实施方案仅是示例性的且不应被理解为实施本公开的仅有方式。另外，块定义和各种块之间的逻辑的分割是特定实施方案的示例。所属领域的技术人员将容易显而易见，可通过许多其它分割解决方案来实践本公开。在很大程度上，已经省略关于时序考虑及类似的细节，其中此类细节对于获得本公开的完全理解是不必要的且是在相关领域的技术人员的能力内。
19.所属领域的技术人员将了解，可使用各种不同技术和技法中的任一者来表示信息和信号。一些附图可出于呈现和描述的清楚起见将信号图示为单个信号。本领域的普通技术人员将理解，信号可表示信号的总线，其中总线可具有多种位宽度，且本公开可在包含单个数据信号的任何数目的数据信号上实施。
20.结合本文公开的实施例描述的各种说明性逻辑块、模块和电路可借助通用处理
器、专用处理器、数字信号处理器(dsp)、集成电路(ic)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述功能的任何组合来实施或执行。通用处理器(在本文中也可称作主机处理器或简单地称为主机)可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如dsp和微处理器的组合、多个微处理器、与dsp核心结合的一或多个微处理器，或任何其它此类配置。包含处理器的通用计算机在所述通用计算机经配置以执行与本公开实施例有关的计算指令(例如，软件代码)时被视为专用计算机。
21.可在描绘为流程图、流图、结构图或框图的过程方面描述实施例。虽然流程图可将操作动作描述为顺序过程，但这些动作中的许多可以另一顺序、并行地或大体上同时执行。另外，可重新布置动作的次序。过程可对应于方法、线程、函数、程序、子例程、子程序、其它结构或其组合。此外，本文公开的方法可以硬件、软件或这两者实施。如果以软件来实施，那么可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。计算机可读媒体包含计算机存储媒体与包含促进计算机程序从一处传送到另一处的任何媒体的通信媒体两者。
22.本文使用例如“第一”、“第二”等等标示对元件的任何参考并不限制那些元件的数量或次序，除非明确地陈述此类限制。而是，这些指定在本文中可用作区别两个或更多个元件或元件的实例的方便的方法。因此，对第一及第二元件的参考不意味着此处可采用仅两个元件或第一元件必须以某一方式在第二元件之前。另外，除非另外陈述，否则一组元件可以包含一或多个元件。
23.如本文中所使用，关于给定参数、性质或条件的术语“大体上”在一定程度上意指并包含所属领域的一般技术人员将理解给定参数、性质或条件在小变化程度下得到满足，例如在可接受制造公差内。举例来说，取决于大体上得到满足的特定参数、性质或条件，可至少90％满足、至少95％满足或甚至至少99％满足所述参数、性质或条件。
24.如本文所使用，术语“半导体材料”指代具有在电绝缘材料与导电材料的电导率之间的电导率的材料。举例来说，半导体材料在室温(例如，大体上二十摄氏度)下可具有在约10-8
西门子/厘米(s/cm)与104s/cm之间的电导率。半导体材料的实例包含在元素周期表的iv列中找到的元素半导体材料，例如硅(si)、锗(ge)和碳(c)。半导体材料的其它实例包含化合物半导体材料，例如(但不限于)二元化合物半导体材料(例如，砷化镓(gaas))、三元化合物半导体材料(例如，al
x
ga
1-x
as)，和四元化合物半导体材料(例如，gaxin
1-x
asyp
1-y
)。化合物半导体材料可包含(但不限于)来自元素周期表的列iii和v(iii-v半导体材料)或来自元素周期表的列ii和vi(ii-vi半导体材料)的元素的组合。半导体装置经常包含结晶半导体材料。借助于非限制性实例，晶体管和二极管包含结晶半导体材料。因此，如本文所使用的术语“半导体材料”具体来说指代结晶半导体材料，除非本文另外明确指示。
25.如本文所使用，术语“本征半导体材料”指代具有相对较小杂质密度(例如，比由在室温下的热产生导致的电子和空穴密度低的杂质密度)的半导体材料。
26.如本文所使用，术语“掺杂半导体材料”指代被引入的杂质密度高于本征半导体材料(例如，比由在室温下的热产生导致的电子和空穴密度高的杂质密度)的半导体材料。掺杂半导体材料可主要以供体杂质掺杂，例如(但不限于)磷(p)、锑(sb)、铋(bi)和砷(as)。半
导体材料的晶格中的每一种供体杂质添加自由电子，这相对于半导体材料的本征形式增加了半导体材料的电导率。已主要以供体杂质掺杂的掺杂半导体材料在本文中被称作“n型半导体材料”。掺杂半导体材料可实际上主要以三价或受体杂质掺杂，例如(但不限于)硼(b)、铟(in)、铝(al)和镓(ga)。半导体材料的晶格中的每一种三价或受体杂质增加电子空穴(在本文中被称作“空穴”)，这相对于半导体材料的本征形式增加了半导体材料的电导率。已主要以三价或受体杂质掺杂的掺杂半导体材料在本文中被称作“p型半导体材料”。
27.如本文所使用，术语“活性材料”指代已经掺杂以充当金属氧化物半导体(mos)场效应晶体管(fet)(mosfet)中的沟道材料的半导体材料。具有已主要以供体杂质掺杂的沟道材料的mosfet晶体管在本文中被称作n型mos(nmos)晶体管，因为充当用于nmos晶体管的沟道材料的活性材料包含n型半导体材料。类似地，具有已主要以三价或受体杂质掺杂的沟道材料的mosfet晶体管在本文中被称作p型mos(pmos)晶体管，因为充当用于pmos晶体管的沟道材料的活性材料包含p型半导体材料。
28.如本文中所使用，术语“熔丝”是指在默认状态中具有第一电阻且在熔断状态中具有不同于第一电阻的第二电阻的装置。在一些实施例中，第一电阻(默认状态)可低于第二电阻(熔断状态)。在一些实施例中，第一电阻(默认状态)可高于第二电阻(熔断状态)，例如在反熔丝的情况下。熔丝的一个非限制性实例是mosfet电容器(moscap)，它在默认状态中具有相对较高的电阻且在熔断状态中具有较低电阻。熔丝的不同状态可以电气地设置(例如，通过向熔丝提供适当的电信号，例如熔丝熔断电压电势)。并且，熔丝的不同状态(默认状态、熔断状态)由于不同状态之间的电阻差而能够进行电测量，这可以通过施加电信号(例如，电压电势偏置、电流偏置)并测量熔丝对电信号的响应来测量。锁存器电路可用于响应于施加到熔丝的读取电势而测量和主动存储响应信号。因此，熔丝可用于通过将不同逻辑电平(例如，“1”和“0”)与熔丝的不同状态(例如，默认和熔断)相关联来永久性存储信息位。熔丝阵列或熔丝组可用于永久性存储多个信息位。
29.例如动态随机存取存储器(dram)装置的存储器装置可使用熔丝组来存储与它们的操作相关的位。作为一个实例，熔丝组可用于存储指示存储器装置的输入缓冲器的偏移的信息，但不限于此。作为另一实例，熔丝组可用于存储需要修复的存储器单元的地址。因为熔丝在dram装置中用于存储与它们的操作相关的位，所以在读取熔丝时减小故障时间(fit)速率可为有利的，以免因为翻转位发生不合适的操作。
30.相对较低的fit可有助于减少存储器装置的熔丝锁存器中的不可校正错误校正码(uecc)错误。对于熔丝锁存器，fit与n+面积规模(即，熔丝电路的晶体管的沟道面积)成正比，并且与熔丝锁存器的临界电荷(qcrit)规模成反比。qcrit是翻转熔丝锁存器的所存储位所需要的电荷量。如本文中所使用，术语“翻转”在参考位使用时是指从第一逻辑电平电压电势到不同逻辑电平电压电势(例如，从逻辑电平高电压电势到逻辑电平低电压电势或反过来)的转变。在晶体管尺寸减小的情况下，晶体管的n+面积减小，这用于减小fit。但是，响应于n+面积的减小，熔丝锁存器的操纵灵活性可能会被弱化。
31.可用于读取存储在熔丝上的数据位的锁存器电路包含静态随机存取存储器(sram)锁存器。sram锁存器可占用比d型触发器锁存器更少的芯片面积。因此，sram锁存器可使得熔丝组的密度高于d型触发器锁存器。但是，sram锁存器和d型触发器锁存器可能比较容易受到单事件翻转(seu，也被称为“软错误翻转”)的影响。
32.可用于读取存储在熔丝上的数据位的另一锁存器电路可包含双互锁存储单元(dice)锁存器。dice锁存器能够较好地抵抗seu，这可以使位翻转。例如，由于dice锁存器的双互锁结构，dice锁存器相比于sram锁存器和d型触发器锁存器可能不太容易收到seu的影响。因此，相比于sram锁存器和d型触发器锁存器，dice锁存器可用于减小fit。
33.尽管dice锁存器因为其双互锁结构(两个互锁路径)相比于sram锁存器和d型触发器锁存器不太容易受到seu的影响，所以这两个互锁路径共享相同输入节点。因此，如果dice锁存器的输入节点处的输入电压电势被中子能量碰撞且在短时间内变为负电压电势或高于功率电压电平，那么双互锁路径两者均会翻转，并且dice锁存器的输出电压电势将处于错误的逻辑电平。换句话说，双互锁结构降低了位由于在dice锁存器的输入节点之外的seu而发生翻转的可能性。
34.本文中公开了配置成驱动锁存器(例如，dice锁存器)的双互锁路径的输入节点的单独驱动器电路(例如，反转器)。在与双互锁路径中的一个相关联的输入节点中的一个处的电压电势由于seu而翻转的情况下，因为另一双互锁路径未翻转，所以这个另一双互锁路径仍然可以将最末输出节点驱动到正确的电压电势电平。作为非限制性实例，设备可包含dice锁存器和两个反相器，其中在双互锁路径中的每一个的输入节点处有一个反相器。因为到dice锁存器的输入节点不共享，所以设备容许输入节点中的一个上由于seu存在一个输入错误。通过使用两个驱动器电路(例如，反相器)以及dice锁存器，相比于其中输入节点共享相同输入的dice锁存器，seu免疫性可以大大提高，因为输入节点中的一个处的seu可被容许。
35.在一些实施例中，一种设备包含dice锁存器电路、第一驱动器电路和第二驱动器电路。dice锁存器包含对应于第一路径的第一输入节点和对应于第二路径的第二输入节点。第一驱动器电路电连接到第一输入节点。第一驱动器电路配置成接收输入信号并响应于输入信号而将第一输入信号驱动到第一输入节点。第二驱动器电路电连接到第二输入节点。第二驱动器电路配置成接收输入信号并响应于输入信号而将第二输入信号驱动到第二输入节点。
36.在一些实施例中，一种操作dice锁存器电路的方法包含：确立dice锁存器电路的控制信号以在读取状态中操作dice锁存器电路，并向第一驱动器电路和第二驱动器电路的输入施加输入信号。方法还包含响应于输入信号而向dice锁存器电路的第一输入节点提供第一输入信号，并且响应于输入信号而向dice锁存器电路的第二输入节点提供第二输入信号。第一输入节点与第二输入节点电隔离。方法进一步包含分别将第一输入信号和第二输入信号锁存到dice锁存器电路的第一输出节点和第二输出节点。
37.在一些实施例中，一种计算系统包含一或多个处理器和电连接到所述一或多个处理器的一或多个存储器装置。所述一或多个存储器装置包含dice锁存器电路，所述dice锁存器电路包含第一输入节点和第二输入节点。第二输入节点与第一输入节点电隔离。
38.图1是根据一些实施例的dice锁存器电路100的电路示意性图示。dice锁存器电路100包含第一输入节点102、第二输入节点104、第一输出节点110、第二输出节点112、第一输入节点102和第一输出节点110之间的第一路径118以及第二输入节点104和第二输出节点112之间的第二路径120。dice锁存器电路100还包含第一中间节点114和第二中间节点116。dice锁存器电路100进一步包含第一控制节点106和第二控制节点108。
39.dice锁存器电路100包含八个锁存晶体管m1-m8、四个输入隔离晶体管m9-m12和四个功率隔离晶体管m13-m16。输入隔离晶体管m9(nmos)和m10(pmos)在第一输入节点102和第一输出节点110之间彼此平行地电连接。输入隔离晶体管m9的栅极电连接到第一控制节点106且输入隔离晶体管m10的栅极电连接到第二控制节点108。因此，输入隔离晶体管m9和m10配置成响应于第一控制节点106上的第一控制信号fuseload的逻辑电平低电压电势(例如但不限于“0”)和第二控制节点108上的第二控制信号fuseloadf的逻辑电平高电压电势(例如但不限于“1”)而隔离第一输出节点110与第一输入节点102。但是，响应于第一控制信号fuseload的逻辑电平高电压电势和/或第二控制信号fuseloadf的逻辑电平低电压电势，第一输入节点102通过输入隔离晶体管m9和m10中的一或多个电连接到第一输出节点110。
40.类似地，输入隔离晶体管m11(pmos)和m12(nmos)在第二输入节点104与第二输出节点112之间彼此平行地电连接。输入隔离晶体管m11的栅极电连接到第二控制节点108且输入隔离晶体管m12的栅极电连接到第一控制节点106。因此，输入隔离晶体管m11和m12配置成响应于第二控制节点108上的第二控制信号fuseloadf的逻辑电平高电压电势和第一控制节点106上的第二控制信号fuseload的逻辑电平低电压电势而隔离第二输出节点112与第二输入节点104。但是，响应于第二控制节点108上的第二控制信号fuseloadf的逻辑电平低电压电势和/或第一控制节点106上的第一控制信号fuseload的逻辑电平高电压电势，第二输入节点104通过输入隔离晶体管m11和m12中的一或多个电连接到第二输出节点112。
41.锁存晶体管m1(pmos)电连接于逻辑电平高节点vperi和第一中间节点114之间。逻辑电平高节点vperi配置成接收逻辑电平高电压电势vperi。术语“vperi”在本文中可互换地用于指代逻辑电平高节点和逻辑电平高节点配置成接收的逻辑电平高电压电势，并且基于它使用的上下文，区别将是清楚的。锁存晶体管m1的栅极电连接到第一输出节点110。因此，响应于第一控制信号fuseload的逻辑电平高电压电势和/或第二控制信号fuseloadf的逻辑电平低电压电势，锁存晶体管m1的栅极电连接到第一输入节点102和第一输入信号efusedata1。但是，响应于第一控制信号fuseload的逻辑电平低电压电势和第二控制信号fuseloadf的逻辑电平高电压电势，锁存晶体管m1的栅极与第一输入节点102和对应的第一输入信号efusedata1电隔离。响应于第一输出节点110的逻辑电平低电压电势，锁存晶体管m1配置成将逻辑电平高节点vperi电连接到第一中间节点114。并且，响应于第一输出节点110的逻辑电平高电压电势，锁存晶体管m1配置成将第一中间节点114与逻辑电平高节点vperi电隔离。
42.锁存晶体管m2(pmos)电连接于逻辑电平高节点vperi和第二中间节点116之间。锁存晶体管m2的栅极电连接到第二输出节点112。因此，响应于第一控制信号fuseload的逻辑电平高电压电势和/或第二控制信号fuseloadf的逻辑电平低电压电势，锁存晶体管m2的栅极电连接到第二输入节点104和第二输入信号efusedata2。但是，响应于第一控制信号fuseload的逻辑电平低电压电势和第二控制信号fuseloadf的逻辑电平高电压电势，锁存晶体管m2的栅极与第二输入节点104和对应的第二输入信号efusedata2电隔离。响应于第二输出节点112的逻辑电平低电压电势，锁存晶体管m2配置成将逻辑电平高节点vperi电连接到第二中间节点116。并且，响应于第二输出节点112的逻辑电平高电压电势，锁存晶体管m2配置成电隔离第二中间节点116与逻辑电平高节点vperi。
43.锁存晶体管m3(nmos)电连接于逻辑电平低节点vssi和第二中间节点116之间。逻
辑电平低节点vssi配置成接收逻辑电平低电压电势vssi。术语“vssi”在本文中可互换地用于指代逻辑电平低节点和逻辑电平低节点配置成接收的逻辑电平低电压电势，并且基于它使用的上下文，区别将是清楚的。锁存晶体管m3的栅极电连接到第一输出节点110。因此，响应于第一控制信号fuseload的逻辑电平高电压电势和/或第二控制信号fuseloadf的逻辑电平低电压电势，锁存晶体管m1的栅极电连接到第一输入节点102和第一输入信号efusedata1。但是，响应于第一控制信号fuseload的逻辑电平低电压电势和第二控制信号fuseloadf的逻辑电平高电压电势，锁存晶体管m3的栅极与第一输入节点102和对应的第一输入信号efusedata1电隔离。响应于第一输出节点110的逻辑电平高电压电势，锁存晶体管m3配置成将逻辑电平低节点vssi电连接到第二中间节点116。并且，响应于第一输出节点110的逻辑电平低电压电势，锁存晶体管m3配置成电隔离第二中间节点116与逻辑电平低节点vssi。
44.锁存晶体管m4(nmos)电连接于逻辑电平低节点vssi和第一中间节点114之间。锁存晶体管m4的栅极电连接到第二输出节点112。因此，响应于第一控制信号fuseload的逻辑电平高电压电势和/或第二控制信号fuseloadf的逻辑电平低电压电势，锁存晶体管m4的栅极电连接到第二输入节点104和第二输入信号efusedata2。但是，响应于第一控制信号fuseload的逻辑电平低电压电势和第二控制信号fuseloadf的逻辑电平高电压电势，锁存晶体管m4的栅极与第二输入节点104和对应的第二输入信号efusedata2电隔离。响应于第二输出节点112的逻辑电平高电压电势，锁存晶体管m4配置成将逻辑电平低节点vssi电连接到第一中间节点114。并且，响应于第二输出节点112的逻辑电平低电压电势，锁存晶体管m3配置成电隔离第一中间节点114与逻辑电平低节点vssi。
45.锁存晶体管m5(pmos)电连接于功率隔离晶体管m13和第一输出节点110之间。锁存晶体管m5的栅极电连接到第二中间节点116。响应于第二中间节点116的逻辑电平低电压电势，锁存晶体管m5配置成将功率隔离晶体管m13电连接到第一输出节点110。并且，响应于第二中间节点116的逻辑电平高电压电势，锁存晶体管m5配置成电隔离第一输出节点110与功率隔离晶体管m13。
46.锁存晶体管m6(pmos)电连接于功率隔离晶体管m14和第二输出节点112之间。锁存晶体管m6的栅极电连接到第一中间节点114。响应于第一中间节点114的逻辑电平低电压电势，锁存晶体管m6配置成将功率隔离晶体管m14电连接到第二输出节点112。并且，响应于第一中间节点114的逻辑电平高电压电势，锁存晶体管m6配置成电隔离第二输出节点112与功率隔离晶体管m14。
47.锁存晶体管m7(nmos)电连接于功率隔离晶体管m15和第二输出节点112之间。锁存晶体管m7的栅极电连接到第二中间节点116。响应于第二中间节点116的逻辑电平高电压电势，锁存晶体管m7配置成将功率隔离晶体管m15电连接到第二输出节点112。并且，响应于第二中间节点116的逻辑电平低电压电势，锁存晶体管m7配置成电隔离第二输出节点112与功率隔离晶体管m15。
48.锁存晶体管m8(nmos)电连接于功率隔离晶体管m16和第一输出节点110之间。锁存晶体管m8的栅极电连接到第一中间节点114。响应于第一中间节点114的逻辑电平高电压电势，锁存晶体管m8配置成将功率隔离晶体管m16电连接到第一输出节点110。并且，响应于第一中间节点114的逻辑电平低电压电势，锁存晶体管m8配置成电隔离第一输出节点110与功
率隔离晶体管m16。
49.功率隔离晶体管m13(pmos)电连接于逻辑电平高节点vperi和锁存晶体管m5之间。功率隔离晶体管m13的栅极电连接到第一控制节点106。响应于第一控制节点106上的第一控制信号fuseload的逻辑电平低电压电势，功率隔离晶体管m13配置成将逻辑电平高节点vperi电连接到锁存晶体管m5。并且，响应于第一控制节点106上的第一控制信号fuseload的逻辑电平高电压电势，功率隔离晶体管m13配置成电隔离逻辑电平高节点vperi与锁存晶体管m5。
50.功率隔离晶体管m14(pmos)电连接于逻辑电平高节点vperi和锁存晶体管m6之间。功率隔离晶体管m14的栅极电连接到第一控制节点106。响应于第一控制节点106上的第一控制信号fuseload的逻辑电平低电压电势，功率隔离晶体管m14配置成将逻辑电平高节点vperi电连接到锁存晶体管m6。并且，响应于第一控制节点106上的第一控制信号fuseload的逻辑电平高电压电势，功率隔离晶体管m14配置成电隔离逻辑电平高节点vperi与锁存晶体管m6。
51.功率隔离晶体管m15(nmos)电连接于逻辑电平低节点vssi和锁存晶体管m7之间。功率隔离晶体管m15的栅极电连接到第二控制节点108。响应于第二控制节点108上的第二控制信号fuseloadf的逻辑电平高电压电势，功率隔离晶体管m15配置成将逻辑电平低节点vssi电连接到锁存晶体管m7。并且，响应于第二控制节点108上的第二控制信号fuseloadf的逻辑电平低电压电势，功率隔离晶体管m15配置成电隔离逻辑电平低节点vssi与锁存晶体管m7。
52.功率隔离晶体管m16(nmos)电连接于逻辑电平低节点vssi和锁存晶体管m8之间。功率隔离晶体管m16的栅极电连接到第二控制节点108。响应于第二控制节点108上的第二控制信号fuseloadf的逻辑电平高电压电势，功率隔离晶体管m16配置成将逻辑电平低节点vssi电连接到锁存晶体管m8。并且，响应于第二控制节点108上的第二控制信号fuseloadf的逻辑电平低电压电势，功率隔离晶体管m16配置成电隔离逻辑电平低节点vssi与锁存晶体管m8。
53.在读取操作中，dice锁存器电路100可在读取状态中操作。在读取状态中，第一控制信号fuseload设置为逻辑电平高电压电势，且第二控制信号fuseloadf设置为逻辑电平低电压电势，以将第一输入节点102电连接到第一输出节点110并将第二输入节点104电连接到第二输出节点112。第一控制信号fuseload可与第二控制信号fuseload互补(例如，反相器可电连接于第一控制节点106和第二控制节点108之间)。因此，当第一控制信号fuseload处于逻辑电平高电压电势时，第二控制信号fuseloadf处于逻辑电平低电压电势。当第一控制信号fuseload设置为逻辑电平高电压电势且第二控制信号fuseloadf设置为逻辑电平低电压电势时，功率隔离晶体管m13-m16电隔离锁存晶体管m5-m8与逻辑电平高节点vperi和逻辑电平低节点vssi。
54.在读取状态中第一输入节点102电连接到第一输出节点110、第二输入节点104电连接到第二输出节点112且锁存晶体管m5-m8与逻辑电平高节点vperi和逻辑电平低节点vssi电隔离的情况下，第一输出节点110和第二输出节点112准备好分别接收第一输入信号efusedata1和第二输入信号efusedata2。因此，第一输出节点110和第二输出节点112可以设置成第一输入信号efusedata1和第二输入信号efusedata2被设置成的逻辑电平中的任
一个。
55.作为非限制性实例，如果在读取状态期间，第一输入信号efusedata1和第二输入信号efusedata2设置成逻辑电平高电压电势，那么第一输出节点110和第二输出节点112也将设置成逻辑电平高电压电势。第一输出节点110和第二输出节点112上的逻辑电平高电压电势可使锁存晶体管m3和m4导电并使锁存晶体管m1和m2电隔离。因此，锁存晶体管m3和m4可将逻辑电平低电压电势锁存到第一中间节点114和第二中间节点116，因为锁存晶体管m3和m4可将逻辑电平低节点vssi电连接到第一中间节点114和第二中间节点116。
56.但是，如果在读取状态期间，第一输入信号efusedata1和第二输入信号efusedata2设置成逻辑电平低电压电势，那么第一输出节点110和第二输出节点112也将设置成逻辑电平低电压电势。第一输出节点110和第二输出节点112上的逻辑电平低电压电势可使锁存晶体管m1和m2导电并使锁存晶体管m3和m4电隔离。因此，锁存晶体管m1和m2可将逻辑电平高电压电势锁存到第一中间节点114和第二中间节点116，因为锁存晶体管m1和m2可将逻辑电平高节点vperi电连接到第一中间节点114和第二中间节点116。
57.在第一输出节点110、第二输出节点112、第一中间节点114和第二中间节点116响应于第一输入信号和第二输入信号而设置成某些逻辑电平的情况下，这些逻辑电平可以通过从dice锁存器电路100的读取状态转变到存储状态(例如，从读取操作转变到存储操作)而存储到第一输出节点110、第二输出节点112、第一中间节点114和第二中间节点116。为了从读取状态转变到存储状态，第一控制信号fuseload可以设置成逻辑电平低电压电势，且第二控制信号fuseloadf可以设置成逻辑电平高电压电势。作为响应，输入隔离晶体管m9-m10可电隔离第一输入节点102与第一输出节点110并电隔离第二输入节点104与第二输出节点112。并且，功率隔离晶体管m13-m16可将锁存晶体管m5和m6电连接到逻辑电平高节点vperi并将锁存晶体管m7和m8电连接到逻辑电平低节点vssi。
58.在存储状态中锁存晶体管m5和m6电连接到逻辑电平高节点vperi且锁存晶体管m7和m8电连接到逻辑电平低节点vssi的情况下，第一输出节点110和第二输出节点112将保持在它们在读取状态期间设置成的任何逻辑电平。例如，如果第一输出节点110和第二输出节点112在读取操作期间设置成逻辑电平高电压电势，那么第二中间节点116和第一中间节点114将处于逻辑电平低电压电势，如先前论述。因为锁存晶体管m5和m7的栅极电连接到第二中间节点116且锁存晶体管m6和m8的栅极电连接到第一中间节点114，锁存晶体管m5和m6将第一输出节点110和第二输出节点112电连接到逻辑电平高节点vperi(分别通过功率隔离晶体管m13和m14)。这反过来驱动锁存晶体管m3和m4维持逻辑电平低节点vssi和第一中间节点114与第二中间节点116之间的电连接。因此，第一中间节点114和第二中间节点116保持在逻辑电平低电压电势。
59.另一方面，如果第一输出节点110和第二输出节点112在读取操作期间设置成逻辑电平低电压电势，那么第二中间节点116和第一中间节点114将处于逻辑电平高电压电势，如先前论述。因为锁存晶体管m5和m7的栅极电连接到第二中间节点116且锁存晶体管m6和m8的栅极电连接到第一中间节点114，所以锁存晶体管m7和m8将第一输出节点110和第二输出节点112电连接到逻辑电平低节点vssi(分别通过功率隔离晶体管m15和m16)。这反过来驱动锁存晶体管m1和m2维持逻辑电平高节点vperi和第一中间节点114与第二中间节点116之间的电连接。因此，第一中间节点114和第二中间节点116保持在逻辑电平高电压电势。
60.在存储状态期间适当的逻辑电平存储到第一输出节点110、第二输出节点112、第一中间节点114和第二中间节点116的情况下，dice锁存器电路100可以读取或感测第一输出节点110、第二输出节点112、第一中间节点114和第二中间节点116中的任何一或多个处的逻辑电平电压电势。例如，在存储状态期间，如果第一输出节点110和/或第二输出节点112处于逻辑电平高电压电势，那么可以确定第一输入信号efusedata1和第二输入信号efusedata2在dice锁存器电路100从读取状态转变到存储状态时处于逻辑电平高电压电势。如果在存储状态期间，第一中间节点114和/或第二中间节点116处于逻辑电平低电压电势，那么可以得到相同结论。另一方面，如果第一输出节点110和/或第二输出节点112处于逻辑电平低电压电势，那么可以确定第一输入信号efusedata1和第二输入信号efusedata2在dice锁存器电路100从读取状态转变到存储状态时处于逻辑电平低电压电势。如果在存储状态期间，第一中间节点114和/或第二中间节点116处于逻辑电平高电压电势，那么可以得到相同结论。
61.第一输入节点102对应于第一路径118且第二输入节点104对应于第二路径120。第一路径118和第二路径120互锁。因此，dice锁存器电路100对于第一路径118和第二路径120中的一个上的seu(例如，第一输出节点110、第二输出节点112、第一中间节点114和第二中间节点116中的任一个处的seu)可具有弹性，因为第一路径118和第二路径120中的另一个可将第一输出节点110和第二输出节点112驱动到适当的逻辑电平。
62.另外，第一输入节点102与第二输入节点104电隔离。因此，在读取状态期间第一输入节点102或第二输入节点中的任一个处的seu可以通过驱动第一路径118和第二路径120中对应于第一输入节点102和第二输入节点104中的另一个的一个路径(即，没有经受seu的路径)来校正。因此，相比于输入节点电连接在一起的类似dice锁存器电路，dice锁存器电路100对于第一输入节点102和第二输入节点104处的seu可具有更大弹性。在dice锁存器电路具有电连接在一起的输入节点的情况下，如果在uecc期间复用器使第一输出节点110和第二输出节点112之间短接，那么存储到dice锁存器电路的位可翻转(特别是在具有弱驱动器的快速角点的情况下)。dice锁存器电路100对于这一问题可具有弹性，因为第一输入节点102与第二输入节点104电隔离。
63.图2是根据一些实施例的存储器系统200的框图。存储器系统200包含图1的dice锁存器电路100、第一驱动器电路202和第二驱动器电路204。如先前论述，dice锁存器电路100包含对应于第一路径118的第一输入节点102和对应于第二路径120的第二输入节点104。第一驱动器电路202电连接到第一输入节点102。第一驱动器电路202配置成接收输入信号efusedata并响应于输入信号efusedata而将第一输入信号efusedata1驱动到第一输入节点102。第二驱动器电路204电连接到第二输入节点104。第二驱动器电路204配置成接收输入信号efusedata并响应于输入信号efusedata而将第二输入信号efusedata2驱动到第二输入节点104。
64.第一驱动器电路202和第二驱动器电路204配置成维持第一输入节点102和第二输入节点104彼此电隔离。在一些实施例中，第一驱动器电路202可包含第一反相器电路206且第二驱动器电路204可包含第二反相器电路208。作为非限制性实例，第一反相器电路206和第二反相器电路208可包含互补金属氧化物半导体(cmos)反相器。尽管未示出，但是第一驱动器电路202和/或第二驱动器电路204实际上可包含数字缓冲电路或其它能够电隔离第一
输入节点102与第二输入节点104的电路。在第一输入节点102(例如，通过第一驱动器电路202和第二驱动器电路204)与第二输入节点104电隔离的情况下，dice锁存器电路100对于第一输入节点102和第二输入节点104处的seu可具有弹性。
65.存储器系统200还包含熔丝组210，其包含熔丝阵列212，所述熔丝阵列又包含熔丝，包含熔丝216。dice锁存器电路100配置成存储存储到熔丝216的信息位(例如，通过使熔丝216不熔断或通过使熔丝216熔断)。熔丝阵列212中的熔丝(例如，熔丝216)可配置成存储与存储器系统200的操作相关的信息位。作为非限制性实例，熔丝阵列212可配置成存储指示存储器系统200的输入缓冲器(未示出)的偏移的信息。作为另一非限制性实例，熔丝阵列212可配置成存储关于需要修复的存储器单元(未示出)的地址的信息。
66.存储器系统200进一步包含控制电路系统218。控制电路系统218包含命令产生器220，其配置成向dice锁存器电路100的第一控制节点106提供第一控制信号fuseload并向dice锁存器电路100的第二控制节点108提供第二控制信号fuseloadf。因此，命令产生器220配置成通过分别使用第一控制信号fuseload和第二控制信号fuseloadf向第一控制节点106和第二控制节点108提供适当的逻辑电平来控制dice锁存器电路100的操作状态(例如，读取状态、存储状态)，如参考图1所论述。
67.控制电路系统218还包含配置成向熔丝阵列212中的熔丝提供偏置电压电势的偏置电路系统214。例如，偏置电路系统214配置成向熔丝216提供偏压信号bias(例如但不限于读取电压电势、读取电流)以产生输入信号efusedata。响应于熔丝216处于第一状态(例如，熔断状态和未熔断状态中的一个)，输入信号efusedata可以大体上是逻辑电平高电压电势。响应于熔丝216处于第二状态(例如，熔断状态和未熔断状态中的另一个)，输入信号efusedata可以大体上是逻辑电平低电压电势。熔丝216配置成向第一驱动器电路202和第二驱动器电路204的输入提供输入信号efusedata。
68.在操作中，命令产生器220可控制第一控制信号fuseload和第二控制信号fuseloadf的逻辑电平以在读取状态中操作dice锁存器电路100。偏置电路系统214可向熔丝216提供偏压信号bias以读取熔丝216的状态，并且熔丝216可向第一驱动器电路202和第二驱动器电路204的输入提供输入信号efusedata。响应于输入信号efusedata，第一驱动器电路202和第二驱动器电路204可向第一输入节点102提供第一输入信号efusedata1并向第二输入节点104提供第二输入信号efusedata2。dice锁存器电路100可将第一输出节点110(图1)和第二输出节点112(图1)设置成与第一输入信号efusedata1和第二输入信号efusedata2相同的逻辑电平(例如，在其中第一驱动器电路202和第二驱动器电路204分别包含第一反相器电路206和第二反相器电路208的实施例中，与输入信号efusedata的逻辑电平互补)。dice锁存器电路100还可将第一中间节点114(图1)和第二中间节点116(图1)驱动到与第一输出节点110和第二输出节点112设置成的逻辑电平互补的逻辑电平，如参考图1所论述。命令产生器220可以接着通过将第一控制信号fuseload和第二控制信号fuseloadf设置成适当的逻辑电平来将dice锁存器电路100从读取状态转换成存储状态，如参考图1所论述。因此，在存储状态中，dice锁存器电路100可存储在读取状态期间第一输出节点110、第二输出节点112、第一中间节点114和第二中间节点116(图1)设置成的逻辑电平。
69.图3是根据一些实施例的图2的存储器系统200的部分300的电路示意性图示。部分
300包含上文参考图1详细论述的dice锁存器电路100，因此此处没有论述相似的参考标号、信号标记和组件标记以免使本公开冗长。
70.部分300还包含上文参考图2所论述的第一驱动器电路202和第二驱动器电路204。如先前论述，第一驱动器电路202可包含第一反相器电路206且第二驱动器电路204可包含第二反相器电路208。第一反相器电路206和第二反相器电路208包含cmos反相器。更确切地说，第一反相器电路206包含在逻辑电平高节点vperi和逻辑电平低节点vssi之间串联电连接的上拉晶体管m17(pmos)和下拉晶体管m18(nmos)。并且，第二反相器电路208包含在逻辑电平高节点vperi和逻辑电平低节点vssi之间串联电连接的上拉晶体管m19(pmos)和下拉晶体管m20(nmos)。
71.上拉晶体管m17和m19及下拉晶体管m18和m20的栅极配置成接收输入信号efusedata。响应于输入信号efusedata，第一反相器电路206和第二反相器电路208配置成使输入信号efusedata反相以分别产生第一输入信号efusedata1和第二输入信号efusedata2。
72.图4是根据一些实施例的示出操作dice锁存器电路(例如，图1、图2和图3的dice锁存器电路100)的方法400的流程图。在操作402处，方法400包含确立dice锁存器电路的控制信号(例如但不限于，图1、图2和图3的第一控制信号fuseload和第二控制信号fuseloadf)以在读取状态中操作dice锁存器电路。作为非限制性实例，在图1、图2和图3的dice锁存器电路100中，确立控制信号以在读取状态中操作dice锁存器电路包含将第一控制信号fuseload设置成逻辑电平高电压电势并将第二控制信号fuseloadf设置成逻辑电平低电压电势，将第一输入节点102电连接到第一输出节点110并将第二输入节点104电连接到第二输出节点112。
73.在操作404处，方法400包含向第一驱动器电路(例如，图1和图2的第一驱动器电路202)和第二驱动器电路(例如，图1和图2的第二驱动器电路204)的输入施加输入信号(例如，图2和图3的输入信号efusedata)。在一些实施例中，向第一驱动器电路和第二驱动器电路的输入施加(操作404)输入信号包括向第一反相器电路(例如，图2和图3的第一反相器电路206)和第二反相器电路(例如，图2和图3的第二反相器电路208)的输入施加输入信号。
74.在操作406处，方法400包含响应于输入信号而向dice锁存器电路的第一输入节点(例如，图1的第一输入节点102)提供第一输入信号(例如，图1、图2和图3的第一输入信号efusedata1)。在一些实施例中，向dice锁存器电路的第一输入节点提供(操作406)第一输入信号包含使输入信号反相以提供第一输入信号。
75.在操作408处，方法400包含响应于输入信号而向dice锁存器电路的第二输入节点提供第二输入信号(例如，图1、图2和图3的第二输入信号efusedata2)，第一输入节点与第二输入节点电隔离。在一些实施例中，向dice锁存器电路的第二输入节点提供(操作408)第二输入信号包含使输入信号反相以提供第二输入信号。在一些实施例中，向第一驱动器电路和第二驱动器电路的输入施加(操作406和操作408)输入信号包括响应于施加到熔丝(例如，图2的熔丝216)的偏置信号(例如，图2的偏置信号bias)而向输入提供熔丝信号。
76.在操作410处，方法400包含将第一输入信号和第二输入信号分别锁存到dice锁存器电路的第一输出节点和第二输出节点。
77.在操作412处，方法400包含撤销确立dice锁存器电路的控制信号以在存储状态中
操作dice锁存器电路并存储锁存到dice锁存器电路的第一输入信号和第二输入信号。作为非限制性实例，在图1、图2和图3的dice锁存器电路100中，撤销确立控制信号以在存储状态中操作dice锁存器电路包含将第一控制信号fuseload设置成逻辑电平高电压电势并将第二控制信号fuseloadf设置成逻辑电平低电压电势，电隔离第一输入节点102与第一输出节点110并电隔离第二输入节点104与第二输出节点112，以及将逻辑电平高节点vperi电连接到锁存晶体管m13和m14并将逻辑电平低节点vssi电连接到锁存晶体管m7和m8。
78.在一些实施例中，确立(操作402)dice锁存器电路的控制信号包含确立配置成响应于控制信号的确立(操作402)而将第一输入信号和第二输入信号电传导到dice锁存器电路中并且响应于控制信号的撤销确立(操作412)而将dice锁存器电路与第一输入信号和第二输入信号电隔离的隔离晶体管(例如，图1和图3的隔离晶体管m9-m12)的栅极。
79.图5是根据一些实施例的计算系统500的框图。计算系统500包含可操作地耦合到一或多个存储器装置502的一或多个处理器504、一或多个非易失性数据存储装置510、一或多个输入装置506和一或多个输出装置508。在一些实施例中，计算系统500包含个人计算机(pc)，例如台式计算机、笔记本电脑、平板计算机、移动计算机(例如，智能手机、个人数字助理(pda)等)、网络服务器或其它计算机装置。
80.在一些实施例中，所述一或多个处理器504可包含中央处理单元(cpu)或配置成控制计算系统500的其它处理器。在一些实施例中，所述一或多个存储器装置502包含随机存取存储器(ram)，例如易失性数据存储装置(例如，动态ram(dram)、静态ram(sram)等)。在一些实施例中，所述一或多个非易失性数据存储装置510包含硬盘驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(eprom)、其它非易失性数据存储装置或其任何组合。在一些实施例中，所述一或多个输入装置506包含键盘514、指向装置518(例如，鼠标、触控板等)、麦克风512、小键盘516、扫描仪520、相机528、其它输入装置或其任何组合。在一些实施例中，输出装置508包含电子显示器522、扬声器526、打印机524、其它输出装置或其任何组合。
81.所述一或多个存储器装置502包含图2的存储器系统200。因此，所述一或多个存储器装置502包含dice锁存器电路(例如，图1的dice锁存器电路100)，其包含第一输入节点(例如，图1的第一输入节点102)和第二输入节点(例如，图1的第二输入节点104)。第二输入节点与第一输入节点电隔离。在一些实施例中，所述一或多个存储器装置502可进一步包含电连接到第一输入节点的第一驱动器电路(例如，图2和图3的第一驱动器电路202)和电连接到第二输入节点的第二驱动器电路(例如，图2和图3的第二驱动器电路204)。在一些实施例中，第一驱动器电路包含第一反相器电路(例如，图2和图3的第一反相器电路206)且第二驱动器电路包含第二反相器电路(例如，图2和图3的第二反相器电路208)。在一些实施例中，第一反相器电路和第二反相器电路中的至少一个包含cmos反相器。在一些实施例中，第一驱动器电路包含第一数字缓冲器且第二驱动器电路包含第二数字缓冲器。
82.在一些实施例中，所述一或多个存储器装置502进一步包含熔丝组(例如，图2的熔丝组210)，其包含熔丝(例如，图2的熔丝216)。在一些实施例中，dice锁存器电路配置成读取和存储存储到熔丝的数据位。
83.如本公开中所使用，术语“模块”或“组件”可指代经配置以执行可存储在计算系统的通用硬件(例如，计算机可读媒体、处理装置等)上和/或由其执行的模块或组件和/或软
件对象或软件例程的动作的特定硬件实施方案。在一些实施例中，本公开中描述的不同组件、模块、引擎和服务可实施为在计算系统上执行(例如，作为单独线程)的对象或过程。虽然本公开中所述的系统和方法中的一些大体上被描述为以软件实施(存储在通用硬件上和/或由通用硬件执行)，但特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的和预期的。
84.如本公开中所使用，参考多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一种。举例来说，短语“a、b、c、d或其组合”可指代以下任一者：a、b、c或d；a、b、c和d中的每一个的组合；以及a、b、c或d的任何子组合，例如a、b和c；a、b和d；a、c和d；b、c和d；a和b；a和c；a和d；b和c；b和d；或c和d。
85.本公开中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等等)。
86.此外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，并且在没有这种叙述的情况下，不存在这种意图。举例来说，为了辅助理解，所附权利要求书可含有介绍性短语“至少一个”及“一或多个”的使用，以便引入权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。
87.另外，即使明确叙述特定数目的所介绍的权利要求叙述，所属领域的技术人员将认识到这类叙述应解释为至少意思指所述数目(例如无其它修饰语的明确叙述“两种叙述”意思指至少两种叙述或两种或两种以上叙述)。此外，在使用类似于“a、b和c等等中的至少一个”或“a、b和c等等中的一或多个”的惯例的那些情况下，一般来说，此类结构意图仅包含a、仅包含b、仅包含c、共同包含a和b、共同包含a和c、共同包含b和c或共同包含a、b和c等等。
88.另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或多于两个替代术语的任何转折性词语或短语预期包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。例如，短语“a或b”应理解为包含“a”或“b”或“a和b”的可能性。
89.虽然本文已相对于某些说明实施例描述了本公开，但所属领域的技术人员将认识和了解到本公开不如此受限制。而是，在不脱离如下文所要求的本公开的范围及其合法等效物的情况下，可对所说明和描述的实施例做出许多添加、删除和修改。另外，来自一个实施例的特征可以与另一个实施例的特征组合，同时仍然涵盖在发明人所预期的本公开的范围内。