技术特征：
1.一种设备，其包括：半导体衬底；熔丝阵列，其在所述半导体衬底上或所述半导体衬底中，所述熔丝阵列包含熔丝单元；以及熔丝电路，其在所述半导体衬底上或所述半导体衬底中，所述熔丝电路经配置以存取所述熔丝单元，所述熔丝电路从所述熔丝阵列偏移以使得：所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间；或所述熔丝阵列安置于所述半导体衬底与所述熔丝电路之间。2.根据权利要求1所述的设备，其中所述熔丝电路安置于所述熔丝阵列与所述半导体衬底之间。3.根据权利要求1所述的设备，其中所述熔丝阵列安置于所述熔丝电路与所述半导体衬底之间。4.根据权利要求1所述的设备，其中所述熔丝电路包含经配置以锁存从所述熔丝单元读取的数据位的锁存器。5.根据权利要求4所述的设备，其中所述锁存器包括静态随机存取存储器sram锁存器。6.根据权利要求1所述的设备，其中所述熔丝单元中的至少一个熔丝单元包含并联电连接的两个或更多个熔丝元件。7.根据权利要求6所述的设备，其中所述两个或更多个熔丝元件包含反熔丝元件。8.根据权利要求6所述的设备，其中所述两个或更多个熔丝元件包含金属氧化物半导体场效应晶体管mosfet电容器。9.根据权利要求6所述的设备，其进一步包括电连接到所述两个或更多个熔丝元件以单独地控制对所述两个或更多个熔丝元件的存取的单独字线存取晶体管。10.根据权利要求1所述的设备，其中所述熔丝电路包含感测放大器，所述感测放大器经配置以响应于参考电压电位与对应于熔丝单元的位线的位线电压电位之间的比较而输出指示从所述熔丝单元读取的信息位的熔丝数据。11.根据权利要求10所述的设备，其进一步包括经配置以电学修改所述参考电压电位的控制电路。12.根据权利要求10所述的设备，其中所述感测放大器包含经配置以延迟所述感测放大器的触发以从所述熔丝单元读取所述信息位的延迟元件。13.根据权利要求1所述的设备，其中所述熔丝阵列的熔丝单元定位于经配置以锁存从所述熔丝单元读取的数据位的锁存器上方。14.根据权利要求13所述的设备，其中所述熔丝单元和所述锁存器至少部分地响应于共同选择信号而被选择。15.一种从熔丝阵列的熔丝单元读取信息位的方法，所述方法包括：以安置于半导体衬底与所述熔丝阵列之间的熔丝电路将对应于所述熔丝单元的位线预充电到预充电电压电位；以所述熔丝电路将互补电压电位提供到所述熔丝单元，所述互补电压电位与所述预充电电压电位互补；以所述熔丝电路将所述熔丝单元电连接到所述经预充电的位线；
在将所述熔丝单元电连接到所述经预充电的位线后的预定时间周期以所述熔丝电路将位线电压电位与参考电压电位进行比较；以及响应于所述位线电压电位与所述参考电压电位的所述比较而向所述熔丝电路的锁存电路提供指示来自所述熔丝单元的所述信息位的熔丝数据信号。16.根据权利要求15所述的方法，其中将所述互补电压电位提供到所述熔丝单元包括将所述互补电压电位提供到所述熔丝单元的两个或更多个熔丝，所述熔丝单元的所述两个或更多个熔丝彼此并联电连接。17.根据权利要求15所述的方法，其进一步包括调整所述参考电压电位。18.根据权利要求15所述的方法，其中响应于所述比较而提供所述熔丝数据信号包括延迟经配置以触发所述比较的触发器。19.一种使熔丝阵列的熔丝单元熔断的方法，所述方法包括：以安置于半导体衬底与所述熔丝阵列之间的熔丝电路将编程电压电位提供到所述熔丝单元；以所述熔丝电路断言字线存取晶体管的栅极端子处的字线信号以将对应于所述熔丝单元的位线电连接到所述熔丝单元；以及以所述熔丝电路断言熔丝单元选择晶体管的栅极端子处的选择电压电位以将所述位线电连接到电力供应低电压电位节点。20.根据权利要求19所述的方法，其中断言所述字线存取晶体管的所述栅极端子处的所述字线信号以将所述位线电连接到所述熔丝单元包括将所述位线电连接到所述熔丝单元的两个或更多个熔丝，所述熔丝单元的所述两个或更多个熔丝彼此并联电连接。21.一种计算系统，其包括：熔丝装置，其包含：半导体衬底；熔丝阵列，其在所述半导体衬底上或所述半导体衬底中，所述熔丝阵列包含熔丝单元；以及熔丝电路，其经配置以存取所述熔丝单元，所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间。22.根据权利要求21所述的计算系统，其进一步包括包含所述熔丝装置的一或多个存储器装置。23.根据权利要求22所述的计算系统，其进一步包括：一或多个处理器，其电连接到所述一或多个存储器装置；一或多个非易失性数据存储装置，其电连接到所述一或多个处理器；一或多个输入装置，其电连接到所述一或多个处理器；以及一或多个输出装置，其电连接到所述一或多个处理器。
技术总结
本申请案涉及三维熔丝架构以及相关的系统、方法和设备。一种设备包含半导体衬底、所述半导体衬底上或中的熔丝阵列，以及所述半导体衬底上或中的熔丝电路。所述熔丝阵列包含熔丝单元。所述熔丝电路经配置以存取所述熔丝单元。所述熔丝电路从所述熔丝阵列偏移以使得所述熔丝电路安置于所述半导体衬底与所述熔丝阵列之间，或所述熔丝阵列安置于所述半导体衬底与所述熔丝电路之间。底与所述熔丝电路之间。底与所述熔丝电路之间。
技术研发人员：何源 外山大吾
受保护的技术使用者：美光科技公司
技术研发日：2021.09.07
技术公布日：2022/4/22