对双端存储装置进行编程和擦除的方法和设备与流程

1.本公开的实施例涉及双端存储装置和方法。例如，各实施例涉及对双端存储装置中电阻式随机存取存储装置进行批量编程或擦除操作的方法和设备。


背景技术：

2.电阻切换存储器代表了集成电路技术领域内的最新创新。尽管大部分电阻切换存储器技术处于开发阶段，但发明人已经对电阻切换存储器的各种技术概念进行了阐述，且这些技术概念处于一个或多个验证阶段以证明或反驳相关的理论或技术。发明人认为，电阻切换存储器技术显示出令人信服的证据表明了其与半导体电子行业中的竞争技术相比具有实质性优势。
3.发明人认为电阻切换存储单元可以被配置为包括具有可测量的不同电阻值的多个状态。例如，对于单位单元(single bit cell)，电阻切换存储单元可以被配置为以相对低电阻状态存在，或者以相对高电阻状态存在。多位单元(multi-bit cell)可以具有彼此不同且与相对低电阻状态和相对高电阻状态不同的不同的电阻的其他状态。电阻切换存储单元的不同电阻状态可以与逻辑信息状态相关联，从而进行数字存储操作。因此，发明人认为许多这样的存储单元的阵列可以提供许多位的数字存储器存储。
4.发明人已经成功地使电阻切换存储器响应于外部条件进入一种或另一种电阻状态。因此，用晶体管来说，应用或去除外部条件可用于对存储器进行编程或去编程(例如，擦除)。此外，根据物理构成和电气布置，电阻切换存储单元通常可以保持编程或去编程状态。取决于存储单元器件的特性，维持状态可能需要满足其他条件(例如，存在最小操作电压、存在最小操作温度等)，或者不满足条件。
5.发明人已经提出了一些将电阻切换技术实际应用到电子设备的存储器应用的方案。例如，电阻切换元件通常在理论上被认为是可行的替代品，至少部分地替代用于电子存储数字信息的金属氧化物半导体(mos)型存储晶体管。与非易失性flash mos型晶体管相比，电阻切换存储装置的模型提供了一些潜在的技术优势。
6.鉴于上述情况，本公开的权利人致力于电阻切换技术的实际应用的持续发展。


技术实现要素：

7.以下呈现了本公开的简化概述以便提供对本文描述的一些方面的基本理解。该概述不是对本公开的广泛概述。它既不用于识别本公开的重要或关键元素，也不用于描绘本发明的范围。其唯一目的是以简化形式呈现本公开的一些概念作为稍后呈现的更详细描述的序言。
8.一些实施例涉及本权利人正在开发的基于细丝的电阻式随机存取(reram)器件。其他实施例也可以应用于其他类型的双端器件，例如氧空位存储器、相变存储器、磁存储器等。在各实施例中，按照惯例，擦除状态与高电阻状态相关联，编程状态与低电阻状态相关联，尽管其他惯例也在本公开的范围内。当读取电压或电流被施加到reram器件时，以检测
到小电流(例如，相对于预设阈值)来确定reram器件的擦除状态，并且以检测到大电流(例如，也相对于阈值)来确定reram的编程状态。
9.根据一个方面，描述了一种对双端存储装置进行擦除或编程操作的方法。一种技术包括大致同时启动第一批双端存储装置的双端存储装置的擦除周期或编程周期，以及监测每个双端存储装置的擦除检测或编程检测条件。在各实施例中，与电子存储操作有关的基本同时可以被定义为，例如，功率信号的同时应用、在控制电流或电压电路以实现双端存储装置上的存储操作的相同时钟周期内或在相邻的时钟周期内启动功率信号等。一个过程包括在检测所有双端存储装置的擦除检测或编程检测条件之前：检测第一批双端存储装置的第一双端存储装置的擦除检测或编程检测条件，以及响应于检测到第一双端存储装置的擦除检测或编程检测条件，启动第二批双端存储装置的第二双端存储装置的擦除周期或编程。
10.根据另一方面，描述了一种半导体器件。一种设备包括第一批双端存储装置和第二批双端存储装置。一种系统可以包括：状态调整启动部，连接到第一批双端存储装置和第二批双端存储装置，其中状态调整启动部被配置为大体上启动使第一批双端存储装置中的每个双端存储装置进入预定状态，其中预定状态选自由擦除状态和编程状态组成的组；以及检测部，连接到第一批双端存储装置和状态调整启动部，其中检测部被配置为同时检测第一批双端存储装置中的每个双端存储装置是否出现调整成功条件。在各实施例中，状态调整启动部还被配置为响应于检测到第一批双端存储装置的第二双端存储装置出现调整成功条件并且在检测到第一批双端存储装置的所有双端存储装置的调整成功条件之前，启动使第二批双端存储装置的第一双端存储装置进入预定状态。
11.以下描述和附图阐述了本说明书的某些说明性方面。然而，这些方面仅表示可采用本说明书的原理的各种方式中的一些。本说明书的其他优点和新颖特征将从以下结合附图考虑的说明书的详细描述中变得显而易见。
附图说明
12.本发明的许多方面、实施例、目的和优点将在结合附图考虑以下详细描述后变得显而易见，在附图中，相同的附图标记始终指代相同的部分。在本说明书中，阐述了许多具体细节以提供对本公开的透彻理解。然而，应当理解，本公开的某些方面可以在没有这些具体细节的情况下或使用其他方法、部件、材料等来实践。在其他情况下，公知的结构和装置以框图形式示出以便于描述本公开；
13.图1示出了实施例中用于实现本公开的多个方面的双端存储装置的阵列的示例电路图；
14.图2描绘了根据进一步的实施例的用于操作存储单元块的存储操作电路的示例框图；
15.图3示出了实施例中存储操作驱动器相对于其他驱动器异步操作的框图；
16.图4描绘了在进一步的实施例中在双端存储单元块上操作的异步驱动器可能的编程周期的图；
17.图5示出了在其他实施例中有助于改进的操作时间的多个双端存储单元的信号时序图；
18.图6描绘了在一个或多个实施例中用于将操作驱动器连接到存储块的不同子集的示例多路复用器的示意图；
19.图7示出了根据所公开的实施例的用于编程或擦除存储单元块的示例方法的流程图；
20.图8示出了根据进一步的实施例的用于在双端存储装置上实现存储操作的示例方法的流程图；
21.图9示出了根据本文提出的某些实施例的示例电子操作环境的框图；
22.图10描绘了用于实现本公开的一个或多个所公开实施例的示例计算环境的框图。
具体实施方式
23.顾名思义，双端存储装置具有两个端子或电极。这里，术语“电极”和“端子”可互换使用。通常，双端存储器的第一电极称为“顶部电极”(te)，双端存储器的第二电极称为“底部电极”(be)，但应理解的是双端存储装置的电极可以根据任何合适的布置，包括存储单元的部件(大体上)并排而不是彼此重叠的水平布置。位于双端存储装置的te和be之间的通常是界面层，有时也称为切换层、电阻切换介质(rsm)或电阻切换层(rsl)。当并入rsm时，双端存储装置可被称为(双端)电阻切换器件。本公开的各实施例提供了一种在两个端子之一处连接到多个部件的双端电阻切换器件，从而形成三端非易失性存储单元。
24.一般而言，存储单元的组成可以随着选择不同部件以实现所需特性(例如，易失性/非易失性、开/关电流比、切换时间、读取时间、存储器耐用性、编程/擦除周期等)的各个器件而变化。基于细丝的装置的一个示例可以包括：导电层，例如金属、金属合金、金属氮化物(例如，包括tin、tan、tiw或其他合适的金属化合物)；可选界面层(例如，掺杂p型(或n型)硅(si)承载层(例如，p型或n型si承载层、p型或n型多晶硅、p型或n型多晶sige等))；电阻切换层(rsl)以及能够被离子化的含活性金属层。在合适的条件下，含活性金属层可以向rsl提供形成细丝的离子。在这些实施例中，导电细丝(例如，由离子形成)可以通过rsl的至少一个子集而具有导电性，并且基于细丝的装置的电阻例如可以通过细丝与导电层之间的隧穿电阻(tunneling resistance)来确定。具有这种特性的存储单元可以被描述为基于细丝的装置。
25.rsl(其在本领域中也可被称为电阻切换介质(rsm))可以包括例如含非掺杂非晶si层、具有本征特性的半导体层、氮化硅(例如，sin、si3n4、sin
x
等)、si的亚氧化物(例如，sio
x
，其中x的值在0.1和2之间)、si的亚氮化物、金属氧化物、金属氮化物、非化学计量的硅化合物等。适用于rsl的材料的其他示例可以包括si
x
geyoz(其中x、y和z分别是合适的正数)、氧化硅(例如，sion，其中n是合适的正数)、氮氧化硅、非掺杂非晶si(a-si)、非晶sige(a-sige)、taob(其中b是合适的正数)、hfoc(其中c是合适的正数)、tiod(其中d是合适的数)、al2oe(其中e是合适的正数)等、氮化物(例如，aln、sin)、或它们的适当组合。
26.在一些实施例中，用作非易失性存储器件的一部分的rsl(非易失性rsl)可以包括相对大量(例如，与易失性选择器装置相比)的材料空隙或缺陷以捕获rsl内中性金属粒子(至少在低电压下)。大量空隙或缺陷可以有利于形成厚的、中性金属粒子的稳定结构。在这样的结构中，在没有外部激励(例如，电源)的情况下，这些被捕获的粒子可以使非易失性存储器件保持在低电阻状态，从而实现非易失性操作。在其他实施例中，易失性选择器装置所
采用的rsl(易失性rsl)可以具有非常少的材料空隙或缺陷。由于捕获粒子的空隙/缺陷很少，因此在这种rsl中形成的导电细丝会非常细，并且在没有适当高的外部激励(例如，电场、电压、电流、焦耳热或其适当组合)的情况下不稳定。此外，可以选择具有高表面能和在rsl内良好扩散性的粒子。这导致导电细丝可以响应于合适的激励而快速形成，但也很容易变形，例如响应于降低至变形量级以下的外部激励。请注意，用于选择器装置的易失性rsl和导电细丝可以具有与用于非易失性存储器件的导电细丝和非易失性rsl不同的电特性。例如，选择器装置rsl可以具有更高的材料电阻，并且可以具有更高的开/关电流比，等等。
27.用于基于细丝的存储单元的含活性金属层可以包括：银(ag)、金(au)、钛(ti)、氮化钛(tin)或其他合适的钛化合物、镍(ni)、铜(cu)、铝(al)、铬(cr)、钽(ta)、铁(fe)、锰(mn)、钨(w)、钒(v)、钴(co)、铂(pt)、铪(hf)和钯(pd)。在本公开的一些方面中，其他合适的导电材料以及化合物、氮化物、氧化物、合金或前述或类似材料的组合可以用于含活性金属层。此外，在至少一个实施例中，含活性金属层可以采用非化学计量化合物，例如非化学计量金属氧化物或金属氮化物(例如，alo
x
、aln
x
、cuo
x
、cun
x
、ago
x
、agn
x
等，其中x是合适的正数0《x《2，对于不同的非化学计量化合物可以具有不同的值)或其他合适的金属化合物。
28.在一个或多个实施例中，所公开的细丝电阻切换器件可以包括活性金属层，该活性金属层包括选自由tin
x
、tan
x
、aln
x
、cun
x
、wn
x
和agn
x
组成的组的金属氮化物，其中x是正数。在进一步的实施例中，活性金属层可以包括选自由tio
x
、tao
x
、alo
x
、cuo
x
、wo
x
和ago
x
组成的组的金属氧化物。在又一个或多个实施例中，活性金属层可以包括选自由tioanb、aloanb、cuoanb、woanb和agoanb组成的组的金属氧氮化物，其中a和b是正数。所公开的细丝电阻切换器件还可以包括切换层，该切换层包括选自由以下各项组成的组的切换材料：sioy、alny、tioy、taoy、aloy、cuoy、tin
x
、tiny、tan
x
、tany、sio
x
、siny、aln
x
、cun
x
、cuny、agn
x
、agny、tio
x
、tao
x
、alo
x
、cuo
x
、ago
x
和agoy，其中x和y为正数，并且y大于x。在本发明的实施例的范围内设想和考虑上述的各种组合。
29.在一个示例中，公开的细丝电阻切换器件包括包含金属化合物的粒子施主层(例如，含活性金属层)和电阻切换层。在该示例的一个替代实施例中，粒子施主层包括金属氮化物：mn
x
，例如，agn
x
、tin
x
、aln
x
等，电阻切换层包括金属氮化物：mny，例如，agoy、tioy、aloy等，其中y和x是正数，并且在某些情况下y大于x。在该示例的替代实施例中，粒子施主层包括金属氧化物：mo
x
，例如，ago
x
、tio
x
、alo
x
等，电阻切换层包括金属氧化物：moy，例如，agoy、tioy、aloy等，其中y和x是正数，并且在某些情况下y大于x。在又一替代实施例中，粒子施主层的金属化合物是mn
x
(例如agn
x
、tin
x
、aln
x
等)，并且电阻切换层选自由moy(例如，agoy、tioy、aloy)等)和sioy组成的组，其中x和y通常是非化学计量值，或在再一实施例中反之亦然。
30.如本文所应用，代表化合物中一种元素相对于另一种(或其他)元素的值或比率的变量x、a、b等可以具有适用于各个化合物的不同值，并且不是旨在表示化合物之间相同或相似的值或比率。与上述示例类似的与本公开的实施例有关的一些细节可以在以下许可给本专利申请的权利人的美国专利申请中找到：2007年10月19日提交的申请号为11/875,541的申请和2009年10月8日提交的申请号为12/575,921的申请，以及转让给本专利申请的权利人的美国专利申请2014年12月31日提交的申请号为14/588,185的申请。前述专利申请中的每一个均通过引用分别整体并且出于所有目的并入本文中。
31.应当理解，本文中的各实施例可以利用具有不同物理特性的各种存储单元技术。例如，不同的电阻切换存储单元技术可以具有不同的分立可编程电阻、不同的关联编程/擦除电压以及其他差异化特性。例如，本公开的各实施例可以采用对第一极性的电信号表现出第一切换响应(例如，编程到一组程序状态之一)并且对第二极性的电信号表现出第二切换响应(例如，擦除到擦除状态)的双极性(bipolar)切换器件。双极性切换器件例如与单极性器件形成对比，该单极性器件响应于具有相同极性和不同幅值的电信号而表现出第一切换响应(例如，编程)和第二切换响应(例如，擦除)两者。
32.在各实施例中，基于细丝的电阻切换器件可以以双极性方式工作，响应于不同极性(或方向、能量流、能量源取向等)外部激励而表现不同。作为说明性示例，对于易失性基于细丝的选择器装置，响应于超过第一阈值电压(或电压组)的第一极性激励，细丝选择器装置可以从第一电阻状态改变到第二电阻状态。此外，响应于超过第二阈值电压的第二极性激励，细丝选择器装置可以从第一状态改变到第三状态。在一些实施例中，第三状态可以与第一状态基本相同，具有相同或相似的可测量的本征特性(例如，电导率等)，具有相同或相似的阈值激励幅值(尽管极性或方向相反)等。在其他实施例中，第三状态可以与第二状态在可测量的特性方面(例如，与正向极性相比，响应于反向极性的电导率值)或者在与切换出第一状态相关的阈值激励方面(例如，与切换到第三状态所需的负电压的幅值相比，切换到第二状态所需的正电压的幅值)不同。
33.对于非易失性基于细丝的存储单元的双极操作，响应于对存储单元施加的合适的编程电压，通过非易失性rsl形成导电路径或细丝。特别地，在施加编程电压时，金属离子从含活性金属层产生并迁移到非易失性rsl层中。金属离子可以占据非易失性rsl层内的空隙或缺陷位点。在一些实施例中，在去除偏置电压后，金属离子变成中性金属粒子并保持被捕获在非易失性rsl层的空隙或缺陷中。当足够多的粒子被捕获时，形成细丝并且存储单元从相对高的电阻状态切换到相对低的电阻状态。更具体地，被捕获的金属粒子提供了穿过非易失性rsl层的导电路径或细丝，并且电阻通常由穿过非易失性rsl层的隧穿电阻确定。在一些电阻切换器件中，可以实施擦除过程以至少部分地使导电细丝变形，从而使存储单元从低电阻状态返回到高电阻状态。更具体地，在施加擦除偏置电压时，被捕获在非易失性rsl的空隙或缺陷中的金属粒子变成移动离子并朝活性金属层迁移回来。在存储器的背景中，这种状态改变可以与二进制位的各个状态相关联。对于多个存储单元的阵列，存储单元的字、字节、页、块等可以被编程或擦除以表示二进制信息的零或一，并且通过在实际上保留这些状态一段时间来存储二进制信息。在各实施例中，多级信息(例如，多个位)可以存储在这种存储单元中。
34.本领域的普通技术人员将会理解或者通过本文提供的背景来理解的是，当本文的各个方面和实施例没有指明具体的存储单元技术或编程/擦除电压时，其意图是这些方面和实施例并入任何合适的存储单元技术并且被适于存储单元技术的编程电压/擦除电压操作。应进一步理解，当需要本领域的普通技术人员已知的电路修改或者本领域的普通技术人员已知的对操作信号电平的改变来替代不同的存储单元技术时，包括替代的存储单元技术或信号电平变化的实施例被认为在本本公开的范围内。
35.如上所述，向双端存储器的电极之一施加编程电压(也被称为“编程脉冲”)会导致在界面层(例如，rsl)中形成导电细丝。按照惯例并且如本文中一般描述的，te接收编程脉
冲并且be接地(或保持在与编程脉冲相比更低的电压或相反的极性)，但这并不旨在限制所有实施例。相反，例如通过驱动形成细丝的金属粒子或其他材料返回活性金属源，将“擦除脉冲”施加到电极之一(通常与编程脉冲极性相反的脉冲或与编程脉冲施加到相反电极的脉冲)会破坏细丝的连续性。这种导电细丝的特性及其存在与否影响双端存储单元的电特性，例如，当存在导电细丝时会降低电阻和/或增加双端之间的电导，不存在的时候相反。
36.在编程或擦除脉冲之后，可以确定读取脉冲。该读取脉冲的幅值通常低于编程或擦除脉冲，并且通常不足以影响导电细丝和/或改变双端存储单元的状态。通过向双端存储器的电极之一施加读取脉冲，当与预定阈值电流相比时测量到的电流(例如，ion)可以指示双端存储单元的导电状态。阈值电流可以基于双端存储器件在不同状态(例如，高电阻状态电流；一种或多种低电阻状态的相应电流等)下的预期电流值来预设，适用于给定的双端存储技术。例如，当已经形成导电细丝时(例如，响应于编程脉冲的施加)，单元的电导大于其他情况，并且响应于读取脉冲测量到的电流(例如，ion)读数将更大。另一方面，当去除导电细丝时(例如，响应于施加擦除脉冲)，由于界面层具有相对较高的电阻，所以单元的电阻较高，因此单元的电导较低并且响应于读取脉冲测量到的电流(例如，ioff)读数将较低。按照惯例，当形成导电细丝时，存储单元被称为处于具有高电导的“导通状态”。当导电细丝不存在时，存储单元被称为处于“关断状态”。处于导通状态或关断状态的存储单元可以逻辑地映射到二进制值，例如“1”和“0”。应当理解，本文中使用的与单元的状态或相关的逻辑二进制映射相关联的惯例并不旨在进行限制，可以结合本公开采用包括相反惯例在内的其他惯例。结合单级单元(slc)存储器来描述和说明了本文详述的技术，但应理解，所公开的技术还可以用于多级单元(mlc)存储器，多级单元存储器中，单个存储单元可以保留一组代表多位信息的可测量的不同状态。
37.通过将数字信息映射到双端存储单元的非易失性电阻状态，数字信息可以存储在这样的器件中。包含许多这样的双端存储单元的电子设备同样可以存储大量数据。高密度阵列被配置为对于给定的芯片空间区域包含尽可能多的存储单元，从而最大化存储芯片或芯片上系统器件的数据存储容量。
38.对于在晶片内的金属线的交叉处形成的双端存储器(例如，交叉阵列)，本公开的发明人认识到用于布置存储单元的两种一般惯例。第一个惯例是1t1r存储阵列，其中每个存储单元通过相关联的晶体管与周围电路的电效应(例如，电流，包括泄漏路径电流)隔离。第二个惯例是1tnr存储阵列(n是大于1的正数)，其中一组多个存储单元通过一个(或多个)晶体管与周围电路的电效应隔离。在1t1r环境中，单个存储单元可以配置为在存储单元之间具有大电流抑制，显著降低了1t1r存储阵列的泄漏路径电流。
39.提供了一种用于连接1t1r存储阵列的示例机制。双端电阻式存储装置的第一端子可以连接到晶体管的漏极。双端电阻式存储装置的第二端子可以连接到1t1r存储阵列的位线。根据存储阵列的擦除/编程条件，晶体管的源极接地或用作擦除或编程信号的源极。
40.改进的双端存储装置的编程或擦除的存储器架构的示例
41.本公开的一些实施例包括通过对多个双端(例如，电阻式随机存取)存储器器件(reram器件)实施异步编程或擦除操作来增加读取或擦除带宽。在一些实施例中，编程或擦除操作大致同时应用于来自一组reram器件的reram器件，但是发明人已经认识到在一些情况下这些操作实际上可以在不同时间完成。在一个示例中，擦除操作由单个电荷泵同时驱
动到多个(例如，16个)reram器件，但是一些(例如，2个)reram器件可以比其余的reram器件编程得更快。因此，本公开的实施例被提供为开始另一组此类装置中的其他(例如，另外2个)reram器件的编程或擦除操作，而不是等到所述其余的(例如，14个)reram器件的编程或擦除操作完成。作为上述的示例，对于第一reram器件和第二reram器件，擦除操作在大约相同的时间(例如，同时、在共同的时钟周期内、在相邻的时钟周期内等)开始；完成第一reram器件的擦除操作；然后，在第二reram器件的擦除操作完成之前，开始第三reram器件的擦除操作；接下来，在第三reram器件的擦除操作完成之前，完成第二reram器件的擦除操作；随后，在第三reram器件的擦除操作完成之前，开始第四reram器件的擦除操作；等等。从上面可以看出，因为对reram器件的编程或擦除操作在不同时间完成，所以实施例可以开始执行额外的编程或擦除操作，而无需等待较慢的编程或擦除操作完成。
42.在本公开的其他实施例中，可以通过在擦除或编程检测之后减少验证周期来对多个reram器件进行擦除或编程操作。更具体地，在本公开的初始实施例中，在通常的擦除周期期间，检测电流量，并且当电流下降到编程的或预定的低电平(例如0.5微安(ua)、0.3ua或0.1ua或任何其他适用于给定双端存储技术的高电阻状态的合适电平)以下时设置擦除标志。在未检测到擦除标志的情况下，提供另一个擦除脉冲(或者，在一些实施例中，保持或继续擦除脉冲)，同时监测电流；在设置了擦除标志的情况下，认为reram器件已被擦除，擦除脉冲终止。在一些实施例中，在检测到擦除标志之后，执行验证过程(读取操作)以验证reram器件已经被擦除，并且如果验证过程成功，则认为reram器件被擦除(例如，验证为已被擦除)。
43.在与编程reram器件相关的各实施例中，在通常的编程周期期间，检测电流量，并且当电流高于编程的或预定的高电平(例如1.0ua、1.3ua或1.5ua，或任何其他适用于给定双端存储技术的低电阻状态(或一组低电阻状态中的一个)的合适电平)时设置编程标志。在未检测到编程电流大小的情况下，提供另一个编程脉冲(或保持或继续编程周期)，同时监测电流；在设置了编程标志的情况下，认为reram器件已被编程，并且编程脉冲终止。在一些实施例中，在检测到编程标志之后，执行验证过程(读取操作)以验证reram器件已经被编程，并且如果验证过程成功，则认为reram器件被编程(例如，验证为已被编程)。
44.在各实施例中，验证过程被认为用时较长(例如，1us至5us)，在某些情况下，可以长达擦除脉冲(例如，2us至10us)或编程脉冲(例如，2us至10us)的持续时间的一半，因此本公开的一些实施例提供前述验证过程以大大减少擦除或编程过程的时间。这在一次对多个reram器件执行编程或擦除操作的情况下尤其重要。在各实施例中，在检测到擦除标志或编程标志之后，终止擦除或编程脉冲(例如，不通过读取步骤来对擦除或编程进行验证)，然后reram器件被认为已被擦除或已被编程。
45.本公开的其他实施例包括增加检测reram器件何时被擦除的能力。如上所述，在各实施例中，为了检测reram器件是否被擦除，对reram器件施加验证操作(例如，读取操作、读取电压)。如果正确擦除，在各实施例中，流过reram器件的通常的擦除状态电流为50na至200na的量级。在一些实施例中，通过将该小电流与背景噪声分离可以至少在一定程度上实现对该小电流的可靠感测。在reram器件实际擦除后感测时间相对较长，因为来自芯片其他部分的背景噪声经常会产生干扰。换言之，噪声迫使擦除周期延长得比原本所需要的时间更长。
46.在各实施例中，为了减少噪声的影响并减少擦除周期的时间量，本公开被提供为用偏置电流(例如，背景电流)偏置流过reram的电流，然后比较组合的偏置电流与阈值电流。更具体地，在一些实施例中，电流(例如，对单元进行擦除的约50na至对单元进行编程的约200na)被偏置电流(例如，1ua至3ua)偏置(例如，1ua)，并且感测到组合的偏置电流(例如，对单元进行擦除的约1.05ua至对单元进行编程的约1.20ua)，与阈值电流(例如，约1.12ua)相比。在该示例中，如果组合的偏置电流小于约1.12ua(例如，对单元进行擦除的约1.05ua)，则认为该单元已被擦除，并且如果组合的偏置电流大于1.12ua(例如，对单元进行编程的约1.20ua)，则认为该单元已被编程。通过这样的实施例，相信可以比以前更快地确定reram器件何时被擦除。在其他实施例中，也可以使用其他偏置电流、阈值电流等。
47.本公开的实施例可以包括使用上述技术中的一种、两种或全部三种以及其他技术以对多个reram器件进行擦除和编程。
48.现在参考附图，图1示出了用于实现本公开的一个或多个实施例的双端存储装置的示例阵列100的图。在实施例中，阵列100可以表示单个双端存储块，其中双端存储块被限定为具有与第二组字线104和源极线106交叉的第一组位线102，并且存储单元120在位线102和源极线106的(示意性)交叉点处。可以按照惯例设置块中的位线102的数量，并且绝对最小值不小于1条位线，但是实际上每个块将具有多条位线102(例如，8条位线、32条位线、128条位线、256条位线或它们之间的任何合适的数量，或者更多)。相反，块仅仅是位线102、字线104和源极线106的缺省数量的方便的描述符，可以根据本文公开的一个或多个实施例在各自的数量上变化。为了说明的目的，阵列100包括x条位线(其中x是大于1的合适整数)，其中位线102统称位线bl0、bl1、bl2、bl3、bl4、bl5、
…
bl
x
。
49.包括在阵列100中的双端存储单元120布置在与公共字线104和源极线106连接的行110中。例如，行110连接到wl0和sl0，而另一行(例如，第n行，其中n是大于1的合适整数)连接到wln和sln，如图所示。
50.每个双端存储单元120包括与晶体管器件(由晶体管符号表示)串联电连接的电阻切换器件(由电阻符号表示)。存储单元120的顶部电极122与位线102中的一条位线(例如，bl
x
)共用节点，并且存储单元120的底部电极124与源极线106中的一条源极线(例如，wl0)共用节点。此外，电阻切换器件的第一端子连接到由te 122和bl
x
共用的节点，而电阻切换器件的第二端子连接到晶体管器件的漏极(或源极，取决于惯例)。
51.为了将编程信号施加到给定行110中的存储单元120，激活信号(例如，高电压，例如2.5伏，或者用于激活适用于选定的晶体管技术的为存储单元120的晶体管器件选择的晶体管器件的任何其他合适的电压)被施加到wl0。栅极节点电连接到wl0的晶体管器件被激活，使电流在晶体管的源极节点和漏极节点之间流动。一旦相关的晶体管器件被激活，存储单元120的电阻切换器件的第二端子就电连接到sl0。通过在bl
x
和sl0上施加操作电压(或电流、电场或其他合适的激励)，可以在存储单元120上执行相关的存储操作。操作的例子包括读取操作、写入操作和擦除操作，各自具有合适的电压或电压范围、脉冲持续时间、峰值电流值等来实现这些存储操作。对于一些电阻式随机存取存储装置，用于读取、写入和擦除操作的合适电压范围可以分别为，例如，0.5v至1.5v、2v至3v、-2v至-3v，但本领域普通技术人员将理解，这样的电压/电压范围将因适用于为存储单元120选择的双端技术而变化。
52.在实施例中，在wl0被激活时将高电压连接到bl
x
并将低电压(例如，零伏、地电压或
其他合适的低电压)连接到sl0会将存储单元120编程到低电阻状态。相反，在wl0被激活时将低电压(例如，零伏、地电压等)连接到bl
x
并将高电压连接到sl0会将存储单元120擦除到高电阻状态。可以通过将中等读取电压(例如，小到不会编程或擦除存储单元120)连接到bl
x
，将低电压连接到sl0，并且将激活电压连接到wl0来实现读取操作。
53.在一些实施例中，源极驱动器可用于提供具有合适脉冲持续时间的合适的存储操作电压或电流，以实现这些存储操作(例如，参见下文的图2和图3以及图6)。源极驱动器可以利用本领域已知的或本领域技术人员通过本文提供的上下文(例如，参见下文的图6)已知的任何合适的多路复用器连接到阵列100的各条位线。在一些实施例中，感测电路可以在存储操作期间连接到位线。在编程或擦除操作的情况下，感测电路可以被配置为响应于检测到通过bl
x
的电流的减小以及施加到存储单元120的擦除操作而设置擦除标志，或者可以响应于检测到通过bl
x
的电流的增加以及施加到存储单元120的编程操作而设置编程标志。在实施例中，单个位可以代表擦除标志和编程标志两者，如果设置(或重置，取决于惯例)该位是擦除位，则重置(或设置，取决于惯例)该位是编程位。在其他实施例中，可以为擦除标志和编程标志提供独立的位。
54.在进一步的实施例中，如果在用于存储操作的预定的脉冲时间期间没有由感测电路设置编程或擦除位，则源极驱动器可以重复存储操作。作为说明性示例，如果启动擦除操作，并且感测电路在预定的脉冲时间终止之前没有设置擦除标志，则源极驱动器可以对给定的存储单元重复擦除操作。作为替代实施例，源极驱动器可以没有预定的脉冲时间，并且可以被配置为保持擦除操作直到感测电路设置擦除标志，并且响应于此(例如，在随后的时钟周期中，或在接收到擦除标志设置信号后等)，源极驱动器可以终止擦除操作。在又一个实施例中，可以将前述的组合编程到源极驱动器。例如，源极驱动器可以在预定的脉冲时间内执行擦除操作，并且响应于擦除标志的设置(在一个实施例中，在脉冲时间结束之前)终止擦除操作。可以执行后续的脉冲时间擦除操作，直到设置擦除标志为止。
55.在本公开的替代或其他实施例中，源极驱动器可以被配置为验证编程或擦除标志。在设置编程或擦除标志时，源极驱动器终止编程或擦除操作(如适用)。然后可以启动读取操作，并且如本文所述可以将流过与存储单元120连接的bl
x
的电流与用于编程操作或擦除操作的适当电流大小进行比较。作为说明性示例，如果测量到bl
x
上的电流大于约1.0ua(或适用于给定双端技术的其他值，或大于mlc双端存储单元的一组值中的一个)，则确定存储单元120处于编程状态并且验证编程标志。作为另一示例，如果测量到bl
x
上的电流小于约0.5ua(或给定双端技术的其他合适的值)，则确定存储单元120处于擦除状态并且验证擦除标志。在至少一些实施例中，响应于编程标志或擦除标志的设置，源极驱动器可以放弃编程或擦除的验证，并且继续后续位线(和存储单元)的读取。
56.现在参考图2，示出了可以将一个或多个公开的实施例结合起来进行操作的存储装置200的框图。存储装置200包括双端存储单元的多个块，包括block
1 202a、block
2 202b至block
z 202c(统称为存储块202a-202c)。存储块202a-202c分别包括x条位线。应当理解，每个块不需要具有相同数量x的位线，并且一个或多个块可以具有不同整数(例如y，其中y是大于零的合适数量)的位线。如图所示，存储器block
1 202a包括第一组x条位线：bl1《0:x》208a。同样，block
2 202b包括第二组x条位线：bl2《0:x》208b，一直到block
z 202c包括第z组x条位线：blz《0:x》208c(统称为位线208a-208c)。
57.存储单元的各个行由相关联的字线wl0、
…
wln激活。一旦被激活，电压或电流可以施加到给定存储块202a-202c的存储单元。存储装置200包括源极驱动器：driver
1 240a、driver
2 240b、
…
driver
z 240c(统称为源极驱动器240a-240c)，用于将信号施加到位线208a-208c的位线。源极驱动器240a-240c通过多路复用器230连接到单独的位线208a。在一个实施例中，多路复用器230被配置为仅将每个源极驱动器240a-240c连接到相关联的存储块202a-202c的位线。然而，在一些实施例中，多路复用器230可以被配置为将源极驱动器240a(或240b，或240c)连接到存储块202a-202c中的任何一个。
58.设置有电荷泵250以为源极驱动器240a-240c供电。此外，电荷泵250可以通过解码器220向选定的字线/源极线对提供电力。电荷泵250通过解码器220向选定的字线(例如，wl0)施加高信号2200，从而激活连接到相关的源极线(例如，sl0)的存储单元。低信号220n被施加到未选择的字线(例如，wln)以将连接到去激活(deactivate)字线的存储单元去激活。
59.存储操作由存储装置200通过以下方式实现：激活选定的字线(例如，wl0等)，以及在选定的位线和与选定的位线相关联的源极线(例如，sl0等)上施加信号。在各实施例中，源极驱动器240a-240c可以大致同时(例如，同时、在共同的时钟周期内、在相邻的时钟周期内、或其他合适的惯例)启动对相应存储块202a-202c中的多个存储单元的存储操作。如本文所定义，多个存储单元由不同存储块202a-202c中的相同位线顺序的存储单元实现。换言之，每个存储块的零级位线(包括：bl1
《0》
210a、bl2
《0》
210b、
…
blz
《0》
210c(统称为零级位线210a-210c))上的存储单元包括在第一批存储单元中。如图2所示，第一批存储单元包括存储单元212a、212b、
…
212c(统称为多个存储单元212a-212c)。第二批存储单元包括在每个存储块202a-202c的一级位线(bl1
《1》
、bl2
《1》
、
…
blz
《1》
)上的那些存储单元，第三批存储单元包括在每个存储块202a-202c的二级位线(bl1
《2》
、bl2
《2》
、
…
blz
《2》
)上的那些存储单元，等等。
60.为了提高存储单元块的擦除时间，源极驱动器240a-240c可以被配置为同时启动对第一批存储单元212a-212c的存储操作，但是可以独立进行相关存储块202a-202c的后续存储单元的存储操作。换言之，给定的源极驱动器240a与源极驱动器240b和240c同时开始存储块202a-202c的批量擦除(或编程)操作，但可以独立于源极驱动器240b和240c的进度而继续对block1202a的后续位线进行操作，反之亦然。这可以改进批量操作时间，因为一个源极驱动器(例如，240b)擦除或编程给定存储单元的延迟不会延迟其他源极驱动器(例如，240a、240c)的后续位线上的后续存储单元的进度。相反，一旦检测到完成事件(例如，设置编程标志或擦除标志，可选地结合读取验证操作)，源极驱动器(例如，240a)可以利用多路复用器230连接到后续位线(例如，从bl1
《0》
到bl1
《1》
)。在至少一个实施例中，源极驱动器完成给定存储块(例如，block
1 202a)中的所有位线(例如，bl1
《0:x》
)，该源极驱动器可以连接到不同存储块(例如，block
2 202b、block
z 202c)中的位线，以进一步减少批量擦除(或编程)操作的总时间。
61.现在参考图3，示出了被配置为对如本文所提供的不同的多批存储单元中的存储单元执行存储操作的存储装置300。在一个或多个实施例中，存储装置300可以与上文图2的存储装置200大体类似。因此，如图所示，存储装置300可以包括源极驱动器240a-240c、多路复用器230、存储块202a-202c和如上所述的位线208a-208c，以及未在图3中具体描绘的存储装置200的其他部件。
62.示出了存储装置300的批量存储操作，即，不同的源极驱动器240a-240c在起始时间t0之后的时间ta在不同批存储单元中上操作，其中a是大于0的整数。向wl0提供激活信号，激活连接到wl0的所有晶体管。将合适的信号施加到源极线sl0以对连接到sl0的存储单元进行编程(例如，低信号)或擦除(例如，高信号)。源极驱动器1240a仍对第零组位线中的存储单元，特别是连接到bl1
《0》
210的存储单元312a，进行操作。同时，源极驱动器2240b已经进行到对第二组位线中的存储单元，特别是连接到bl2
《2》
210b的存储单元312b，进行操作，并且源极驱动器240c已经进行到对第一组中的存储单元，特别是连接到blz
《1》
210c的存储单元312z，进行操作。如存储装置200所示，存储单元312a的长操作时间不会延迟源极驱动器2240b对block2202b的操作，并且不会延迟源极驱动器202c对block
z 202c的操作。通过独立于其他源极驱动器240a-240c将源极驱动器240a-240c配置为继续对后续位线组(例如，从blz
《0》
到blz
《1》
等)中的位线进行操作，由于批量擦除或批量编程操作，可以最小化给定存储单元上较长操作时间的影响，从而提高此类操作的总体速度。
63.图4示出了根据本公开的其他实施例的存储块的示例脉冲时间图400。脉冲时间图400在垂直轴上标示电流并且在水平轴上标示时间。此外，图4提供了块202a-202c中的每一个的相应脉冲时间图。
64.每个脉冲具有用于对相关存储块内的给定存储单元进行成功编程或擦除操作的时间。对于block
1 202a，根据存储单元完成编程或擦除操作所花费的时间(例如，通过设置擦除标志或编程标志，可选地结合读取/验证操作来确定)示出了多个脉冲时间。在第一脉冲时间t
0 422中对第一存储单元(由block
1 202a的第一脉冲指示，从图的左侧开始)进行编程。在一个实施例中，脉冲时间t
0 422可以是缺省或最小脉冲时间。在其他实施例中，可以提供缺省脉冲时间(例如，20纳秒，或与存储单元采用的给定类型的双端存储器技术的编程或擦除时间的平均值、中等值、典型值等相关联的其他合适的值)，在检测到编程或擦除事件时可以缩短该时间。换言之，在后面的实施例中，初始的时间可以是缺省时间，但没有最小脉冲时间。
65.如果在脉冲时间结束时没有在给定存储单元上完成存储操作，则可以实施附加脉冲，直到感测电路检测到存储单元完成存储操作。在替代实施例中，可以保持初始脉冲时间直到检测到存储操作完成。block1的第二存储单元(从图左侧开始)需要比t
0 422脉冲时间长的t
2 424脉冲时间来完成存储操作。还有其他存储单元涉及t
1 426脉冲时间来完成存储操作，其中，t2》t1》t0。相比之下，block
2 202b的脉冲时间都是缺省的t0脉冲时间422，而block
z 202c有几个t
1 426脉冲时间，但没有t
2 424脉冲时间。
66.因为源极驱动器240a-240c被配置为独立于其他源极驱动器240a-240c而继续对后续位线(和存储单元)进行操作，所以在给定时间t
1 450中，每个存储块202a-240c可以完成不同数量的存储单元。对于block
1 202a，第十四存储单元412a(计算完成脉冲的数量)在时间t
1 250完成，而对于block
2 202b，第十七存储单元412b已经完成。而对于block
z 202c，第十五存储单元412z在时间t
1 250之前完成。
67.根据一个或多个实施例，当完成对给定块的所有存储单元的操作时，源极驱动器240a-240c可以连接到不同的块。在一些实施例中，源极驱动器240b可以对另一个源极驱动器240a当前正在操作的存储块202a进行操作，以更快地完成该存储块202a。在其他实施例中，源极驱动器240b可以指向当前没有分配源极驱动器的存储块(未描绘)。
68.图5描绘了在所公开的实施例中用于多个存储装置的存储操作的示例时序图500。根据本公开的进一步的实施例，时序图500有助于减少对多个存储装置的编程/擦除操作时间。例如，其中预充电时间504(增大信号，例如，在一组存储操作开始之前)和斜降(ramp down)时间508(减小信号，例如，在一组存储操作之后)具有与状态改变时间506相当的持续时间，在状态改变时间506内将状态改变信号施加到多个存储装置可以显著减少多个存储装置的编程/擦除持续时间。
69.作为说明性示例，考虑1.6us预充电时间504、1.6us状态改变时间506和1.6us斜降时间508。在给定所有这些时间的情况下，在单个存储单元上启动和完成存储操作需要3
×
1.6us或4.8us。然而，一些双端存储器技术可以在该时间的一小部分内进行编程或擦除(例如，作为一些电阻式随机存取存储器的一个示例，约20ns的擦除时间)。然而，对于固定的时间504、506、508，双端存储器的操作速度不是通过对电路的操作来实现的。然而，对于在状态改变时间506中编程或擦除多个存储单元时的批量操作，可以显著减少每个单元的平均操作时间。在状态改变时间506期间，操作信号被施加到第一位线/顶部电极(bl/te1)520，然后到第二bl/te
2 522，第三bl/te
3 524，依此类推直到第z bl/te
z 526，如图所示。例如，如果平均操作时间为20ns，可以完成等于1.6us(1600ns)/20ns的单元数，或80个存储单元。在相同的4.6us内完成80个存储单元可将每个单元的操作时间从每个单元4.6us显著减少到每个单元57.5ns。
70.在图5的实施例中，脉冲时间是模块化(modular)的，具有缺省时间t
0 422和缺省时间的倍数(例如，两倍)，例如t
1 426。本公开范围内的其他实施例将不具有模块化时间，例如当响应于检测到存储操作而终止脉冲周期时(例如，在下一个时钟周期，例如100mhz时钟为10ns，500mhz时钟为2ns，或者高速时钟时或更快)。在脉冲时间终止之后可以将新的存储单元作为目标(例如，在随后的合适的时钟周期)。
71.图6示出了根据本公开的一个或多个其他实施例的多路复用器600的示例示意图。多路复用器600可以被配置为选择性地将源极驱动器(例如，源极驱动器240a-240c)连接到存储块的位线。多路复用器600描绘了单个存储块的第一组位线bl
《0》
602、bl
《1》
604、bl
《2》
606、
…
bl
《z》
608，统称为位线602-608。然而，应当理解，多路复用器也可以并入多个存储块的位线(例如，位线bl2《0:x》208b、blz《0:x》208c，以及本文未描述的其他位线)。
72.提供驱动器开关610以将源极驱动器连接到位线602-608的位线。在一些实施例中，多个源极驱动器可以连接到任意位线602-608(例如，通过驱动器多路复用器(未描绘))。然而，在其他实施例中，每个源极驱动器可以仅连接到单个存储块的位线。
73.在各实施例中，提供用于感测一条或多条位线602-608上的电流的感测电路618以确定存储操作何时完成。例如，感测电路618可以将位线中流动的电流与电流阈值进行比较，并识别适合超过电流阈值的电流变化。对于编程操作，感测电路618可以检测到流过位线的电流增大到高于电流阈值，并设置编程标志以通知相关的源极驱动器检测到的编程事件。对于擦除操作，感测电路618可以检测到流过位线的电流降低到低于电流阈值，并设置擦除标志以通知相关的源极驱动器检测到的擦除事件。感测电路618可以通过感测触点614连接到所选位线。
74.在替代或其他实施例中，多路复用器600可以包括偏置信号以将偏置提供给由感测电路618检测到的电流。偏置信号616可以被配置为具有适合于在检测位线602-608中的
电流时减小噪声对感测电路618的影响的幅值。在这种情况下，感测电路618将电流与包括常数的偏置电流的阈值电流进行比较。作为说明性示例，电流可以被偏置约1微安(ua)至约3ua，或任何其他合适的值。在该示例中，使用1ua偏置电流，将恒定的1ua添加到感测电路618使用的阈值电流。在流经平均/中等/典型等的对单元进行擦除的电流为约50na并且流经平均/中等/典型等的对单元进行编程的电流为约200na的情况下，可测量地区分对单元进行擦除与对单元进行编程的基线电流阈值可为，例如，120na。当添加到1ua偏置电流时，感测电路618将检测位线602-608上高于或低于1.12ua的电流，以区分对单元的擦除与编程。该偏置电流将有助于减轻电子设备中低信号噪声的影响，提高感测电路618的精度。
75.本文中包括的图是相对于若干存储单元、存储单元部件、存储阵列或存储器架构之间的交互来描述的。应当理解，这样的图可以包括其中指定的那些存储单元、部件、阵列和架构，指定的存储单元/部件/阵列/架构中的一部分，或合适的替代或附加存储单元/部件/阵列/架构。子部件也可以实现为与其他子部件电连接，而不是包含在父架构中。同样，根据其他实施例，可以在组合的架构中实现各个部件。例如，在一个实施例中，源极驱动器240a-240c可以实现为单个电压/电流驱动器的子部件。此外，一些公开的实施例可以在合适的情况下被实施为其他公开的实施例的一部分。
76.更进一步，一个或多个公开的过程可以组合成提供聚合功能的单个过程。例如，编程或擦除过程可以包括读取/验证过程，反之亦然，以对半导体单元进行编程/擦除和通过单个过程验证编程/擦除的完成。此外，应当理解，多个单元存储器架构的各个行可以成组(例如，同时擦除多行)或单独地擦除。此外，应当理解，特定行上的多个存储单元可以成组(例如，多个存储单元同时读取/编程)或单独地读取或编程。所公开的架构的部件也可以与在此没有具体描述但本领域技术人员已知或通过本文提供的上下文变得明显的一个或多个其他部件交互。
77.鉴于本文描述的示例图，可以参考图7和图8的流程图更好地理解可以根据本公开实施的处理方法。尽管为了便于说明，图7和图8的方法被图示和描述为一系列框，但应理解和解释为，要求保护的技术方案不受框的顺序的限制，因为一些框可能以不同的顺序出现或与本文描绘和说明的其他框同时出现。此外，实施本文描述的方法可能并非需要所有图示的框，并且在一些实施例中，未描述但本领域技术人员已知或通过本文提供的上下文已知的附加方法步骤可并入所描述的方法中。此外，应进一步理解，本说明书所公开的方法能够被存储在制品上，以便于将这种方法传输和转移到电子设备。如所使用的，术语制品旨在涵盖可从任何计算机可读设备、与载体结合的设备或存储介质访问的计算机程序。
78.现在参考图7，描绘了根据本公开的进一步的实施例的对双端存储装置进行擦除或编程操作的示例方法700的流程图。方法700可以包括，在702，大致同时启动第一批双端存储装置的双端存储装置的擦除周期或编程周期。在实施例中，第一批双端存储装置可以包括在双端存储装置的不同块中的相应第零位线上的存储单元。方法700可以包括，在704，监测第一批双端存储装置中的每个双端存储装置的擦除检测或编程检测条件。此外，方法700可以包括，在706，在检测第一批双端存储装置的所有双端存储装置的擦除检测或编程检测条件之前，检测第一批双端存储装置的第一双端存储装置的擦除检测或编程检测条件。此外，方法700可以包括，在708，在检测第一批双端存储装置的所有双端存储装置的擦除检测或编程检测条件之前，启动第二批双端存储装置的第二双端存储装置的擦除周期或
编程周期。后一擦除周期或编程周期可以响应于检测到第一双端存储装置的擦除检测或编程检测条件。如本文所述，第二批双端存储装置可以包括在双端存储装置的不同块的对应的一级位线上的存储装置。
79.在进一步的实施例中，在检测到所有双端存储装置的擦除检测或编程检测条件之前，方法700可以进一步包括检测第一批双端存储装置的第三双端存储装置的擦除检测或编程检测条件。此外，方法700可以包括响应于检测到第三双端存储器的擦除检测或编程检测条件，启动第二批双端存储装置的第四双端存储装置的擦除周期或编程周期。
80.在更进一步的实施例中，检测第一批双端存储装置的第一双端存储装置的擦除检测或编程检测条件可以包括对第一双端存储装置执行验证周期以确定成功条件或确定缺乏成功条件。此外，在其他实施例中，响应于检测到第一双端存储装置的擦除检测或编程检测条件以及确定成功条件启动第二批双端存储装置的第二双端存储装置的擦除周期或编程周期。
81.在方法700的替代或其他实施例中，启动第二批双端存储装置的第二双端存储装置的擦除周期或编程周期大体上没有第一批双端存储装置的第一双端存储装置的验证周期。根据这样的实施例，验证周期可以选自由擦除验证周期和编程验证周期组成的组。
82.在进一步的实施例中，检测第一批双端存储装置的第一双端存储装置的擦除检测或编程检测条件包括接收与第一双端存储装置相关联的电流。在后一实施例中，方法700还可以包括通过电流偏移使电流偏置以形成偏置电流并将偏置电流与电流阈值进行比较从而检测擦除检测或编程检测条件。更进一步地，响应于感测到的电流检测擦除检测或编程检测条件可以包括当感测到的电流小于电流阈值时检测为擦除检测条件。或者，响应于感测到的电流检测擦除检测或编程检测条件可以包括当感测到的电流大于电流阈值时检测为编程检测条件。
83.在又一实施例中，双端存储装置包括电阻式随机存取(reram)器件。在这样的实施例中，监测每个双端存储装置的擦除检测或编程检测条件可以包括监测每个reram器件的擦除检测或编程检测条件。
84.在又一实施例中，双端存储装置选自由相变存储器、金属氧化物存储器、硅亚氧化物存储器、硫族化物存储器、磁存储器、碳纳米管存储器和基于细丝的存储器组成的组。在其他实施例中，在检测到第一批双端存储装置的最后一个双端存储装置的擦除检测或编程检测条件之后，方法700可以包括响应于检测到第一批双端存储装置的最后一个双端存储装置的擦除检测或编程检测条件，启动第二批双端存储装置的第三双端存储装置的擦除周期或编程周期。在至少一个公开的实施例中，第一批双端存储装置的双端存储装置的数量在8至32的范围内。
85.图8描绘了用于实现本公开的附加方面的示例方法800的流程图。方法800可以包括，在802，启动连接到双端存储器的相应存储块中的第一组位线的存储单元的状态改变操作。方法800可以包括，步骤804，启动第一组位线上的存储单元的状态改变检测。此外，方法800可以包括，在806，检测第一存储单元块中的存储单元的状态改变，并且方法800可以包括，在808，将第一存储块的电源连接到第一存储块的属于相应存储块的第二组位线的位线。方法800可以包括，在810，检测与其他存储单元相关联的存储块中的其他存储单元的状态改变。方法800可以包括，在812，将用于所关联存储块的电源连接到关联存储块内的后续
位线组中的后续位线。在814，确定存储块的所有存储装置是否已成功改变状态。如果是，则方法800可以在816结束。否则，方法800返回810。
86.操作环境的示例
87.为了提供本公开的各个方面的背景，图9以及以下讨论旨在提供对本公开的各个方面能够被实现或处理的合适环境的简要概括描述。尽管上面已经在半导体架构和用于操作双端存储装置的阵列的工艺方法的一般背景下描述了技术方案，但是本领域技术人员将认识到本公开也可以结合其他架构或工艺方法来实现。此外，本领域技术人员将理解，所公开的过程可以用处理系统或计算机处理器单独或与主机结合来实践，处理系统或计算机处理器可以包括单处理器或多处理器计算机系统、小型计算设备、大型计算机以及个人计算机、手持计算设备(例如pda、电话、手表)、基于微处理器或可编程的消费或工业电子产品等。所示方面也可以在分布式计算环境中实践，其中任务由通过通信网络链接的远程处理设备执行。然而，所主张的创新的某些方面(如果不是全部方面)可以在独立的电子设备上实施，例如存储卡、闪存模块、可移动存储器(例如cf卡、usb记忆棒、sd卡、微型sd卡)等。在分布式计算环境中，程序模块可以位于本地和远程内存存储模块或设备中。
88.图9示出了根据本公开的多个方面的多块存储单元阵列的存储阵列902的操作的例子和控制环境900的框图。在本公开的至少一个方面，存储阵列902可以包括选自多种存储单元技术的存储器。在至少一个实施例中，存储阵列902可以包括以紧凑的二维或三维架构布置的双端存储器技术。合适的双端存储器技术可以包括电阻切换存储器、导电桥接存储器、相变存储器、有机存储器、磁阻存储器等，或前述的适当组合。在又一个实施例中，存储阵列902可以被配置为根据本文提供的批量编程或擦除操作进行操作。
89.列控制器906和感测放大器908可以形成为与存储阵列902相邻。此外，列控制器906可以被配置为激活(或识别用于激活)存储阵列902的位线的子集。列控制器906可以利用由参考和控制信号发生器918提供的控制信号以激活以及操作位线子集中的相应位线，向这些位线施加合适的编程、擦除或读取电压。未激活位线可以保持在禁止电压(也由参考和控制信号发生器918施加)，以减轻或避免对这些未激活位线的位干扰影响。
90.此外，操作和控制环境900可以包括行控制器904。行控制器904可以形成为与存储阵列902的字线(和源极线，在一些实施例中)相邻并且电连接。此外，利用参考和控制信号发生器918中的控制信号，行控制器904可以用合适的选择电压选择存储单元的特定行。此外，行控制器904可以通过在选定的字线(和源极线)上施加合适的电压来进行编程、擦除或读取操作。类似于列控制器906，行控制器904可以将禁止电压施加到未激活的字线(源极线)以减轻或避免对未激活的字线(源极线)的位干扰(bit-disturb)影响。
91.感测放大器908可以从由列控制906和行控制904选择的存储阵列902的被激活的存储单元读取数据或向其写入数据。从存储阵列902读出的数据可以被提供给输入/输出缓冲器912。同样，要写入存储阵列902的数据可以从输入/输出缓冲器912接收，并且写入存储阵列902的激活的存储单元。
92.时钟源910可以提供相应的时钟脉冲，以便于行控制器904和列控制器906的读取、写入和编程操作的定时。时钟源910可以响应于操作和控制环境900接收的外部或内部命令进一步便于字线或位线的选择。输入/输出缓冲器912可以包括命令和地址输入以及双向数据输入和输出。通过命令和地址输入提供指令，并且通过双向数据输入和输出传送要写入
存储阵列902的数据以及从存储阵列902读取的数据，从而便于连接到外部主机设备，例如计算机或其他处理设备(未示出，但参见例如图10的计算机1002，如下所述)。
93.输入/输出缓冲器912可以被配置为接收写入数据、接收擦除指令、接收状态或维护指令、输出读出数据、输出状态信息、以及接收地址数据和命令数据以及针对相应指令的地址数据。地址数据可以通过地址寄存器914传输到行控制器904和列控制器906。另外，输入数据经由感测放大器908与输入/输出缓冲器912之间的信号输入线传输到存储阵列902，并且输出数据经由从感测放大器908到输入/输出缓冲器912的信号输出线从存储阵列902接收。可以从主机设备接收输入数据，并且输出数据可以经由i/o总线传送到主机设备。
94.从主机设备接收的命令可以被提供给命令接口916。命令接口916可以被配置为从主机设备接收外部控制信号，并且确定输入到输入/输出缓冲器912的数据是否是写入数据、命令或地址。输入命令可以传输到状态机920。
95.状态机920可以被配置为管理存储阵列902(以及多组存储阵列的其他存储组)的编程和再编程。提供给状态机920的指令是根据控制逻辑配置实现的，使状态机920能够管理与存储单元阵列902相关的读取、写入、擦除、数据输入、数据输出以及其他功能。在一些方面，状态机920能够发送并接收有关成功收到或执行各种命令的应答或否定应答。在进一步的实施例中，状态机920可以解码和实施与状态相关的命令、解码和实施配置命令等等。
96.为了实施读取、写入、擦除、输入、输出等功能，状态机920可以控制时钟源908或参考和控制信号发生器918。时钟源908的控制可以使输出脉冲被配置为便于行控制器904和列控制器906实施特定功能。输出脉冲可以例如由列控制器906传输到选定的位线，或者例如由行控制器904传输到字线。
97.参考图10，用于实现要求保护的技术方案的各个方面的合适环境1000包括计算机1002。计算机1002包括处理单元1004、系统存储器1010、编解码器1014和系统总线1008。系统总线1008将系统组件(包括但不限于系统存储器1010)连接到处理单元1004。处理单元1004可以是各种可用处理器中的任何一个。双微处理器和其他多处理器架构也可以用作处理单元1004。
98.系统总线1008可以是几种类型的总线结构中的任意一种，包括存储器总线或存储器控制器、外围总线或外部总线和/或使用任何各种可用总线架构(包括但不限于，工业标准架构(isa)、微通道架构(msa)、扩展isa(eisa)、智能驱动电子(ide)、vesa本地总线(vlb)、外围组件互连(pci)、插件总线、通用串行总线(usb)、高级图形端口(agp)、个人计算机存储卡国际协会总线(pcmcia)、火线(ieee1394)以及小型计算机系统接口(scsi))的局部总线。
99.系统存储器1010包括易失性存储器1010a和非易失性存储器1010b。包括例如在启动期间在计算机1002内的元件之间传递信息的基本程序的基本输入/输出系统(bios)存储在非易失性存储器1010b中。此外，根据本发明，编码解码器1014可以包括编码器或解码器中的至少一者，其中编码器或解码器中的至少一者可以包括硬件、软件或硬件与软件的组合。尽管编码解码器1014被描绘为单独的组件，但是编码解码器1014可以包括在非易失性存储器1010b内。作为说明而非限制，非易失性存储器1010b可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存、双端存储器等。易失性存储器1010a包括用作外部高速缓冲存储器的随机存取存储器(ram)。根据本方
面，易失性存储器可以存储写操作重试逻辑(图10中未示出)等。作为说明而非限制，ram可采用多种形式，例如，静态ram(sram)、动态ram(dram)、同步dram(sdram)、双倍数据速率sdram(ddr sdram)和增强型sdram(esdram)。
100.计算机1002还可以包括可移动/不可移动、易失性/非易失性计算机存储介质。图10示出了，例如，磁盘存储器1006。磁盘存储器1006包括但不限于以下器件：磁盘驱动器、固态硬盘(ssd)、软盘驱动器、磁带驱动器、jaz驱动器、zip驱动器、ls-100驱动器、闪存卡或记忆棒。此外，磁盘存储器1006可以单独包括存储介质或者结合其他存储介质，包括但不限于光盘驱动器例如高密度磁盘只读存储器(cd-rom)、cd可记录驱动器(cd-r drive)、cd可重写驱动器(cd-rw drive)或数字多用途光盘rom驱动器(dvd-rom)。为了便于将磁盘存储器件1006连接到系统总线1008，通常使用可移动或不可移动接口，例如存储接口1012。可以理解，存储器件1006可以存储与用户相关的信息。这些信息可以存储在或提供给服务器或在用户设备上运行的应用程序。在一个实施例中，用户可以被告知(例如，通过输出设备1032)存储到磁盘存储器1006或传输到服务器或应用程序的信息类型。可以向用户提供选择加入或选择退出(例如，通过来自输入设备1042的输入)与服务器或应用程序收集和/或共用此类信息的机会。
101.应当理解，图10描绘了用作用户与合适的操作环境1000中描述的基本计算机资源之间的媒介物的软件。这种软件包括操作系统1006a。可以存储在磁盘存储器1006上的操作系统1006a用于控制和分配计算机系统1002的资源。应用程序1006c利用操作系统1006a通过程序模块1006d对资源的管理，以及存储在系统存储器1010或磁盘存储器1006中的程序数据1006d，例如启动/关闭事务表等。应当理解，要求保护的技术方案可以用各种操作系统或操作系统的组合来实现。
102.用户通过输入设备1042输入命令或信息到计算机1002中。输入设备1042包括但不限于指向设备，例如鼠标、轨迹球、触控笔、触摸板、键盘、麦克风、操纵杆、游戏手柄、卫星天线、扫描仪、电视调谐卡，数码相机、数码摄像机、网络摄像头等。这些和其他输入设备经由输入端口1040通过系统总线1008连接到处理单元1004。输入端口1040包括例如串行端口、并行端口、游戏端口和通用串行总线(usb)。输出设备1032使用与输入设备1042相同类型的一些端口。因此，例如，usb端口可以用于向计算机1002提供输入并将信息从计算机1002输出到输出设备1032。提供输出适配器1030以说明在其他输出设备1032中存在需要特殊适配器的一些输出设备1032，例如监视器、扬声器和打印机。作为说明而非限制，输出适配器1030包括提供输出设备1032和系统总线1008之间的连接方式的视频卡和声卡。应当注意，其他设备和/或设备的系统提供输入和输出能力两者，例如远程计算机1038。
103.计算机1002可以使用到一个或多个远程计算机(例如远程计算机1024)的逻辑连接在联网环境中工作。远程计算机1024可以是个人计算机、服务器、路由器、网络pc、工作站、基于微处理器的设备、对等设备、智能手机、平板电脑或其他网络节点，并且通常包括相对于计算机1002描述的许多元件。为了简洁起见，远程计算机1024只图示了存储设备1026。远程计算机1024通过网络1022在逻辑上连接到计算机1002，然后经由通信接口1020被连接。网络1022包括有线或无线通信网络，例如局域网(lan)和广域网(wan)以及蜂窝网络。lan技术包括光纤分布式数据接口(fddi)、铜缆分布数据接口(cddi)、以太网、令牌环等。wan技术包括但不限于点对点链接、电路交换网络，比如综合业务数字网(isdn)及其变体、
分组交换网络以及数字用户线(dsl)。
104.通信接口1020是指用于将网络1022连接到总线1008的硬件/软件。尽管为了清楚起见，通信接口1020被示出在计算机1002内部，但它也可以在计算机1002的外部。连接到网络1022所需的硬件/软件包括(仅出于示例目的)内部和外部技术，例如，包括常规电话级调制解调器、电缆调制解调器和dsl调制解调器的调制解调器，isdn适配器，以及有线和无线以太网卡，集线器和路由器。
105.本公开的所示方面还可以在分布式计算环境中实施，其中某些任务由通过通信网络链接的远程处理设备执行。在分布式计算环境中，程序模块或存储的信息、指令等可以位于本地或远程存储器设备中。
106.此外，应当理解，本文描述的各种组件可以包括电路，该电路可以包括合适值的组件和电路元件，以便实施本公开的实施例。此外，可以理解，可以在一个或多个ic芯片上实施许多不同的组件。例如，在一个实施例中，可以在单个ic芯片中实现一组组件。在其他实施例中，在单独的ic芯片上制造或实施一个或多个相应组件。
107.关于由上述组件、架构、电路、过程等执行的各种功能，用于描述这些组件的术语(包括对“方式(means)”的引用)旨在与用于执行所描述的组件的特定功能的任何组件(例如，功能的等效形式)相对应，除非另有说明，即使在结构上不等同于所公开的结构(其执行在本文中示出的实施例的示例性方面中的功能)。在这点上，还应当认识到，实施例包括系统以及计算机可读的介质，该计算机可读的介质具有用于执行各种过程的动作和/或事件的计算机可执行的指令。
108.此外，尽管可能参照几个实施方式中的仅一个公开了特定的特征，但是这个特征可以按照任何给定的或特定的应用所希望并对其有利的方式与其他实施方式的一个或多个其他特征相结合。此外，就在详细说明或权利要求中使用术语“包括”和“包含”及其变化而言，这些术语旨在以类似于术语“包括”的方式包含在内。
109.如在本技术中使用的，术语“或”旨在表示包括性的“或”，而不是排他性的“或”。也就是说，除非另有说明或者从上下文清楚地理解到，“x采用a或b”旨在表示任何自然的包括性排列。即，如果x采用a；x采用b；或x采用a和b两者，那么“x采用a或b”满足前述情况的任意一种。另外，除非另有说明或者从上下文清楚地理解到指代单数形式，否则本技术和所附权利要求书中使用的冠词“一个”和“一种”应当一般地被理解为表示“一个或多个”。
110.在阅读本公开之后，本领域的普通技术人员可以设想进一步的实施例。例如，在多个实施例中，可以同时对多个reram器件(例如16、32个等)启动擦除操作。
111.在其他实施例中，可以有利地进行以上公开的实施例的组合或子组合。为便于理解，对架构的框图和流程图进行了分组。然而，应当理解，在本公开的替代实施例中预期了块的组合、新块的添加、块的重新布置等。
112.还应理解，本文所述的示例和实施例仅用于说明目的，并且鉴于其进行的各种修改或改变将给本领域技术人员启发并且被包括在本技术的精神和范围以及所附权利要求的范围内。