地址译码电路、存储器及控制方法与流程

本技术涉及存储器技术，尤其涉及一种地址译码电路、存储器及控制方法。

背景技术：

1、伴随各种存储器的广泛使用，比如动态随机存取存储器(dynamic random accessmemory，简称dram)的使用非常广泛。实际应用中，由于一些原因，比如工艺的偏差和技术的限制，可能会出现存储器的地址失效(fail)。

2、对此相关技术中，在设计时会预留一定数量的冗余地址，比如，冗余的行地址和列地址，来替换失效的地址，以保证存储器的正常工作。但由于冗余地址的数量限制，当存储器的失效地址较多时，上述技术仍无法避免因地址失效带来的问题，导致存储器无法正常工作。

技术实现思路

1、本技术的实施例提供一种地址译码电路、存储器及控制方法。

2、根据一些实施例，本技术第一方面提供一种地址译码电路，包括：存储组对应的译码单元；所述译码单元包括：多个第一与非门，每一所述第一与非门的输出的地址选择信号用于控制与所述译码单元对应的存储组中对应的存储块；所述第一与非门的第一输入端，连接该第一与非门对应的存储块的地址信号；所述第一与非门的第二输入端，连接第二与非门或第三与非门的输出端；所述第二与非门的第一输入端连接使能信号，所述第二与非门的第二输入端连接控制信号；所述第三与非门的第一输入端连接所述使能信号，所述第三与非门的第二输入端连接所述控制信号的反相信号。

3、在一些实施例中，控制信号与存储组一一对应；所述译码单元中第二与非门的第二输入端连接至与所述译码单元对应的存储组所对应的控制信号。

4、在一些实施例中，所述译码单元还包括：第一反相器；所述第一反相器的输入端连接所述译码单元对应的存储组的控制信号，所述第一反相器的输出端连接所述第三与非门的第二输入端。

5、在一些实施例中，每个存储组包括第一存储块、第二存储块、第三存储块和第四存储块；所述译码单元中，第一存储块对应的第一与非门的第二输入端和第二存储块对应的第一与非门的第二输入端连接，且均连接至所述第二与非门的输出端；第三存储块对应的第一与非门的第二输入端和第四存储块对应的第一与非门的第二输入端连接，且均连接至所述第三与非门的输出端。

6、在一些实施例中，所述译码单元还包括：多个第一或非门，与所述译码单元对应的存储组中多个存储块一一对应；所述第一或非门的第一输入端与对应的存储块的组地址信号连接；所述第一或非门的第二输入端与对应的存储块的块地址信号连接；所述第一或非门的输出端与对应的第一与非门的第一输入端连接，用于输出对应的存储块的地址信号。

7、在一些实施例中，所述地址译码电路还包括：多个第四与非门，各所述第四与非门的输出端输出对应的块地址信号；其中，不同的第四与非门的输入端连接不同的第一信号组合，所述不同的第一信号组合由块地址输入信号及所述块地址输入信号的反相信号经过组合获得；所述第四与非门的输出端与对应相同存储块的第一或非门的第一输入端连接，用于输出所述存储块的块地址信号。

8、在一些实施例中，一个所述存储组包括四个存储块；所述块地址输入信号包括第一块地址输入信号和第二块地址输入信号；所述存储组中第一存储块对应的第四与非门的第一输入端连接第一块地址输入信号的反相信号，第二输入端连接第二块地址输入信号的反相信号；所述存储组中第二存储块对应的第四与非门的第一输入端连接第一块地址输入信号，第二输入端连接所述第二块地址输入信号的反相信号；所述存储组中第三存储块对应的第四与非门的第一输入端连接第一块地址输入信号的反相信号，第二输入端连接所述第二块地址输入信号；所述存储组中第四存储块对应的第四与非门的第一输入端连接第一块地址输入信号，第二输入端连接所述第二块地址输入信号。

9、在一些实施例中，所述地址译码电路还包括：第二或非门、第二反相器以及第一传输门；所述第一传输门与块地址输入信号一一对应；每个第一传输门的输入端连接对应的块地址输入信号，所述第一传输门的输出端用于输出所述块地址输入信号；至少一个块地址输入信号连接所述第二或非门的第一输入端，所述第二或非门的第二输入端连接所述使能信号；所述第二或非门的输出端用于在所述使能信号未激活时，输出该块地址输入信号的反相信号，以及在所述使能信号激活时，输出固定信号；所述第二反相器与其它块地址输入信号一一对应；每个第二反相器的输入端连接对应的块地址输入信号，所述第二反相器的输出端用于输出所述块地址输入信号的反相信号。

10、在一些实施例中，所述地址译码电路还包括：多个第五与非门，与存储组一一对应；不同第五与非门的输入端连接不同的第二信号组合，所述不同的第二信号组合由组地址输入信号及所述组地址输入信号的反相信号经过组合获得；所述第五与非门的输出端与对应相同存储块的第一或非门的第二输入端连接，用于输出所述存储块的组地址信号。

11、在一些实施例中，所述存储组的数量为八个；所述组地址输入信号包括第一组地址输入信号、第二组地址输入信号和第三组地址输入信号；第一存储组对应的第五与非门的第一输入端连接第一组地址输入信号的反相信号，第二输入端连接第二组地址输入信号的反相信号，第三输入端连接第三组地址输入信号的反相信号；第二存储组对应的第五与非门的第一输入端连接第一组地址输入信号，第二输入端连接第二组地址输入信号的反相信号，第三输入端连接第三组地址输入信号的反相信号；第三存储组对应的第五与非门的第一输入端连接第一组地址输入信号的反相信号，第二输入端连接第二组地址输入信号，第三输入端连接第三组地址输入信号的反相信号；第四存储组对应的第五与非门的第一输入端连接第一组地址输入信号，第二输入端连接第二组地址输入信号，第三输入端连接第三组地址输入信号的反相信号；第五存储组对应的第五与非门的第一输入端连接第一组地址输入信号的反相信号，第二输入端连接第二组地址输入信号的反相信号，第三输入端连接第三组地址输入信号；第六存储组对应的第五与非门的第一输入端连接第一组地址输入信号，第二输入端连接第二组地址输入信号的反相信号，第三输入端连接第三组地址输入信号；第七存储组对应的第五与非门的第一输入端连接第一组地址输入信号的反相信号，第二输入端连接第二组地址输入信号，第三输入端连接第三组地址输入信号；第八存储组对应的第五与非门的第一输入端连接第一组地址输入信号，第二输入端连接第二组地址输入信号，第三输入端连接第三组地址输入信号。

12、在一些实施例中，所述地址译码电路还包括：第三反相器以及第二传输门；所述第二传输门与组地址输入信号一一对应；每个第二传输门的输入端连接对应的组地址输入信号，所述第二传输门的输出端用于输出所述组地址输入信号；所述第三反相器与组地址输入信号一一对应；每个第三反相器的输入端连接对应的组地址输入信号，所述第三反相器的输出端用于输出所述组地址输入信号的反相信号。

13、根据一些实施例，本技术第二方面提供一种存储器，包括：多个存储组以及如前所述的地址译码电路；所述存储组的每个存储块与所述地址译码电路中对应译码单元的每个第一与非门的输出端一一对应连接。

14、根据一些实施例，本技术第三方面提供一种地址译码控制方法，应用于如前所述的地址译码电路，所述方法包括：当存储器切换至降容模式，控制使能信号为第一信号，并设定控制信号，以使能所述存储器的部分存储块；当存储器切换至正常模式，控制使能信号为第二信号，并设定控制信号，以使能所述存储器的所有存储块。

15、在一些实施例中，每一所述存储组中包含偶数个存储块，所述方法还包括：当存储器切换至降容模式，控制所述使能信号为第一信号，并设定所述控制信号，以使能所述存储器的所有存储组中一半的存储块。

16、本技术实施例提供的地址译码电路、存储器及控制方法中，包括存储组对应的译码单元，译码单元包括对应存储块设置的逻辑单元，该逻辑单元接收存储块的地址信号，并基于使能信号和控制信号，实现对存储器中的部分存储块的使能。当存储器的部分地址失效时，可基于本方案对存储器灵活使能存储器的部分存储块，即对存储器进行灵活降容，从而避免因地址失效导致存储器无法使用。