技术特征：
1.一种位线泄漏电流、灵敏放大器及存储器的控制电路，其特征在于，所述控制电路包括由8t sram存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，其中：所述存储阵列的两对传输管分别与主位线对和副位线对连接；其中，所述主位线对包括主位线blm和blmb；所述副位线对包括副位线bln和blnb；一列存储单元中连接同一侧存储节点的一根主位线blm和一根副位线blnb分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线blnb连接的一侧的输入端与另一根主位线blmb连接，已与主位线blm连接的一侧的输入端与另一根副位线bln连接；当所述主位线对中的一根主位线上有泄漏电流时，所述副位线对中与这根主位线连接在同一侧存储节点的副位线也产生等量的泄漏电流；因此，在所述四输入灵敏放大器读取数据时，一侧位线的泄漏电流造成的电压降能在另一侧得到实时补偿，进而读出正确数据，实现对位线泄漏电流的控制。2.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，所述存储阵列中的8t sram存储单元由2个pmos管和6个nmos管组成，2个pmos管记为p0和p1，6个nmos管记为n0～n5，其中：pmos管p0的栅极与nmos管n2的栅极连接，源极与电源vdd连接；pmos管p1的栅极与nmos管n3的栅极连接，源极与vdd连接；nmos管n0的栅极接字线wl，漏极接主位线blm，源极分别与pmos管p0的漏极、nmos管n2的漏极、pmos管p1的栅极、nmos管n3的栅极和nmos管n5的源极连接；nmos管n1的栅极接字线wl，漏极接另一主位线blmb，源极分别与pmos管p0的栅极、pmos管p1的漏极、nmos管n2的栅极、nmos管n3的漏极和nmos管n4的源极连接；nmos管n2的栅极分别与pmos管p0的栅极、pmos管p1的漏极、nmos管n1的源极、nmos管n3的漏极和nmos管n4的源极连接，源极与地面vss连接；nmos管n3的栅极分别与pmos管p0的漏极、pmos管p1的栅极、nmos管n0的源极、nmos管n2的漏极和nmos管n5的源极连接，源极与vss连接；nmos管n4的栅极与vss连接，漏极与副位线bln连接；nmos管n5的栅极与vss连接，漏极与另一副位线blnb连接。3.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，所述四输入灵敏放大器由4个pmos管和7个nmos管组成，4个pmos管记为p0～p3，7个nmos管记为n0～n6，其中：pmos管p0的栅极与预充信号pre连接，源极与电源vdd连接；pmos管p1的栅极与nmos管n0的栅极连接，源极与vdd连接；pmos管p2的栅极与nmos管n1的栅极连接，源极与vdd连接；pmos管p3的栅极与预充信号pre连接，源极分别与pmos管p0的源极、pmos管p1的源极、pmos管p2的源极和vdd连接；nmos管n0的栅极分别与pmos管p1的栅极、pmos管p2的漏极、pmos管p3的漏极和nmos管n1的漏极连接，漏极分别与pmos管p0的漏极、pmos管p1的漏极、pmos管p2的栅极和nmos管n1的栅极连接；nmos管n1的栅极分别与pmos管p0的漏极、pmos管p1的漏极、pmos管p2的栅极和nmos管
n0的漏极连接，漏极分别与pmos管p1的栅极、pmos管p2的漏极、pmos管p3的漏极和nmos管no的栅极连接；nmos管n2的栅极与主位线blm连接，漏极与nmos管no的源极和nmos管n3的漏极连接；nmos管n3的栅极与副位线bln连接，漏极与nmos管no的源极和nmos管n2的漏极连接；nmos管n4的栅极与另一副位线blnb连接，漏极与nmos管n1的源极和nmos管n5的漏极连接；nmos管n5的栅极与另一主位线blmb连接，漏极与nmos管n1的源极和nmos管n4的漏极连接；nmos管n6的栅极与使能信号saen连接，漏极分别与nmos管n2的源极、nmos管n3的源极、nmos管n4的源极和nmos管n5的源极连接，源极与地面vss连接。4.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，基于所述控制电路的结构：在读操作开始时，先将主位线blm和blmb，以及副位线bln和blnb都预充到电源vdd，由于主位线blm上存在泄漏电流，设为i
leakage0
，主位线blm的电压v
blm
由vdd下降为vdd-δv1，δv1是泄漏电流i
leakage0
引起的主位线blm的电压v
blm
下降的幅度；同时，由于副位线blnb与主位线blm连接的是相同一侧的存储节点，副位线blnb上存在的泄漏电流与主位线blm上存在的泄漏电流大小相等，均为i
leakage0
，因此副位线blnb的电压v
blnb
也由vdd下降为vdd-δv1，即v
blm
＝v
blnb
；另一方面，由于主位线blmb上存在泄漏电流，设为i
keakage1
，主位线blmb的电压v
blmb
由vdd下降为vdd-δv2，δv2是泄漏电流i
leakage1
引起的主位线blmb的电压v
blmb
下降的幅度；同时，由于副位线bln与主位线blmb连接的是相同一侧的存储节点，副位线bln上存在的泄漏电流与主位线blmb上存在的泄漏电流大小相等，均为i
leakage1
，因此，副位线bln的电压v
bln
也由vdd下降为vdd-δv2，即v
blmb
＝v
bln
；开启字线wl后，如果存储节点q存储的数据为”0”，则主位线blm上存在位线放电电流i
cell0
，导致主位线blm的电压v
blm
降低，而副位线blnb的电压v
blnb
不变，因此有v
blm
＜v
blnb
，v
blmb
＝v
bln
；由于主位线blm和副位线bln接在所述四输入灵敏放大器左侧的两个输入端口，而主位线blnb和副位线blmb接在所述四输入灵敏放大器右侧的两个输入端口，且因为所述四输入灵敏放大器两侧的输入端口对称，所以在开启使能信号saen时，所述四输入灵敏放大器的输出节点out的放电速度将大于输出节点outb的放电速度，其中，在预充阶段输出节点out和输出节点outb均预充到vdd；输出节点out的电压快速下降到0，而输出节点outb的电压将保持为vdd，从而产生输出信号，完成数据读取；如果存储节点q存储的数据为”1”，则主位线blmb上存在位线放电电流i
cell1
，导致主位线blmb的电压v
blmb
降低，而副位线bln的电压v
bln
不变，因此有v
blmb
＜v
bln
，v
blm
＝v
blnb
；所以在开启使能信号saen时，所述四输入灵敏放大器的输出节点out的放电速度将小于输出节点outb的放电速度，输出节点outb的电压快速下降到0，而输出节点out的电压将保持为vdd，从而产生输出信号，完成数据读取。
技术总结
本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。稳定的性能。稳定的性能。
技术研发人员：彭春雨 郑好 卢文娟 高珊 郝礼才 赵强 吴秀龙 蔺智挺 陈军宁
受保护的技术使用者：合肥市微电子研究院有限公司
技术研发日：2022.04.19
技术公布日：2022/8/5