移位寄存器单元、栅极驱动电路、显示面板的制作方法

1.本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、显示面板。


背景技术：

2.显示面板通常通过栅极驱动电路向像素驱动电路提供栅极驱动信号或使能信号，相关技术中，栅极驱动电路的结构复杂、成本较高。
3.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

4.根据本公开的一个方面，提供一种移位寄存器单元，该移位寄存器单元包括：第一输入电路、第二输入电路、耦合电路、第一上拉电路、第二上拉电路、第一输出电路、第二输出电路，第一输入电路连接信号输入端、第一节点n1、时钟信号端，用于响应所述时钟信号端的信号将所述信号输入端的信号传输到所述第一节点；第二输入电路连接所述信号输入端、时钟信号端、第一电源端、第二节点、第三节点，用于响应所述信号输入端的信号将所述第一电源端的信号传输到所述第二节点，以及用于响应所述时钟信号端的信号将所述第二节点的信号传输到所述第三节点；耦合电路连接于所述时钟信号端和所述第二节点之间，用于根据所述时钟信号端的时钟信号对所述第二节点进行同步耦合；第一上拉电路连接所述第一电源端、第一节点、第三节点，用于响应所述第一节点的信号将所述第一电源端的信号传输到所述第三节点；第二上拉电路连接所述第一电源端、第三节点、第一节点，用于响应所述第三节点的信号将所述第一电源端的信号传输到所述第一节点；第一输出电路连接所述第一节点、第二电源端、信号输出端，用于响应所述第一节点的信号将所述第二电源端的信号传输到所述信号输出端；第二输出电路连接所述第三节点、第一电源端、信号输出端，用于响应所述第三节点的信号将所述第一电源端的信号传输到所述信号输出端。
5.本公开一种示例性实施例中，所述第一输入电路包括：第一晶体管，第一晶体管的第一极连接所述信号输入端，第二极连接所述第一节点，栅极连接所述时钟信号端。所述第二输入电路包括：第二晶体管、第三晶体管，第二晶体管的第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述信号输入端；第三晶体管的第一极连接所述第二节点，第二极连接所述第三节点，栅极连接所述时钟信号端。
6.本公开一种示例性实施例中，所述耦合电路包括：第一电容，所述第一电容的第一电极连接所述第二节点，第二电极连接所述时钟信号端。
7.本公开一种示例性实施例中，所述第一上拉电路包括：第四晶体管，第四晶体管的第一极连接所述第一电源端，第二极连接所述第三节点，栅极连接所述第一节点。
8.本公开一种示例性实施例中，所述第二上拉电路包括：第五晶体管，第五晶体管的第一极连接所述第一电源端，第二极连接所述第一节点，栅极连接所述第三节点。
9.本公开一种示例性实施例中，所述第一输出电路包括：第六晶体管、第二电容，第六晶体管的第一极连接所述第二电源端，第二极连接所述信号输出端，栅极连接所述第一节点；所述第二电容的第一电极连接于所述第一节点。所述第二输出电路包括：第七晶体管、第三电容，第七晶体管的第一极连接所述第一电源端，第二极连接所述信号输出端，栅极连接所述第三节点；所述第三电容的第一电极连接于所述第三节点。
10.本公开一种示例性实施例中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管为p型晶体管，所述第一电源端为高电平信号端，所述第二电源端为低电平信号端。
11.根据本公开的一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括上述的移位寄存器单元。
12.根据本公开的一个方面，提供一种显示面板，所述显示面板包括上述的栅极驱动电路。
13.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
14.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
15.图1为本公开移位寄存器单元一种示例性实施例的结构示意图；
16.图2为图1所示移位寄存器单元一种驱动方法中各控制信号的时序图；
17.图3为图1所示移位寄存器单元在第一阶段的状态图；
18.图4为图1所示移位寄存器单元在第一子阶段的状态图；
19.图5为图1所示移位寄存器单元在第二子阶段的状态图；
20.图6为图1所示移位寄存器单元在第三阶段的状态图；
21.图7为图1所示移位寄存器单元在第三子阶段的状态；
22.图8为图1所示移位寄存器单元在第四子阶段的状态图；
23.图9为图1所示移位寄存器单元在第五阶段的状态图。
具体实施方式
24.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
25.用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
26.本示例性实施例首先提供一种移位寄存器单元，如图1所示，为本公开移位寄存器
单元一种示例性实施例的结构示意图。该移位寄存器单元包括：第一输入电路11、第二输入电路12、耦合电路2、第一上拉电路31、第二上拉电路32、第一输出电路41、第二输出电路42，第一输入电路11连接信号输入端in、第一节点n1、时钟信号端ck，用于响应所述时钟信号端ck的信号将所述信号输入端in的信号传输到所述第一节点n1；第二输入电路12连接所述信号输入端in、时钟信号端ck、第一电源端vgh、第二节点n2、第三节点n3，用于响应所述信号输入端in的信号将所述第一电源端vgh的信号传输到所述第二节点n2，以及用于响应所述时钟信号端ck的信号将所述第二节点n2的信号传输到所述第三节点n3；耦合电路2连接于所述时钟信号端ck和所述第二节点n2之间，用于根据所述时钟信号端ck的时钟信号对所述第二节点n2进行同步耦合，即当时钟信号端ck的信号被突然拉高时，耦合电路2拉高第二节点n2电压，当时钟信号端ck的信号被突然下拉时，耦合电路2下拉第二节点n2电压；第一上拉电路31连接所述第一电源端vgh、第一节点n1、第三节点n3，用于响应所述第一节点n1的信号将所述第一电源端vgh的信号传输到所述第三节点n3；第二上拉电路32连接所述第一电源端vgh、第三节点n3、第一节点n1，用于响应所述第三节点n3的信号将所述第一电源端vgh的信号传输到所述第一节点n1；第一输出电路41连接所述第一节点n1、第二电源端vgl、信号输出端out，用于响应所述第一节点n1的信号将所述第二电源端vgl的信号传输到所述信号输出端out；第二输出电路42连接所述第三节点n3、第一电源端vgh、信号输出端out，用于响应所述第三节点n3的信号将所述第一电源端vgh的信号传输到所述信号输出端out。
27.其中，第一电源端vgh用于输出无效电平，第二电源端vgl用于输出有效电平。其中，有效电平为驱动目标电路导通的电平，无效电平为关断目标电路的电平。例如，当目标电路为p型晶体管时，有效电平为低电平，无效电平为高电平。
28.该移位寄存器单元的驱动方法可以包括五个阶段：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段。在第一阶段，向所述信号输入端in、时钟信号端ck输入有效电平，第二输入电路12将第一电源端vgh的无效电平传输到第三节点n3，第二输出电路42关断第一电源端vgh和信号输出端out。第一输入电路11在时钟信号端ck有效电平作用下将信号输入端in的有效电平传输到第一节点n1，第一输出电路41在第一节点n1作用下将第二电源端vgl的有效电平传输到信号输出端。在第二阶段的至少部分时段，向所述信号输入端in、时钟信号端ck输入无效电平，第一输入电路11关断信号输入端in和第一节点n1，第二输入电路12关断第一电源端vgh和第三节点n3，第一节点n1维持第一阶段的有效电平，第一输出电路在第一节点n1作用下将第二电源端vgl的有效电平传输到信号输出端。在第三阶段，向所述信号输入端in输入无效电平，向所述时钟信号端ck输入有效电平，第一输入电路11在时钟信号端ck的有效电平作用下将信号输入端in的无效电平传输到第一节点，第一输出电路41关断第二电源端vgl和信号输出端out，在耦合电路2的作用下，第二节点n2被时钟信号端ck耦合至有效电平，第二输入电路12将第二节点n2的有效电平传输到第三节点n3，第二输出电路42在第三节点n3作用下将第一电源端vgh的无效电平传输到信号输出端out。在第四阶段的至少部分时段，向所述信号输入端in输入有效电平，向所述时钟信号端ck输入无效电平，第三节点n3维持第三阶段的有效电平，第二输出电路42在第三节点n3作用下将第一电源端vgh的无效电平传输到信号输出端out。在第五阶段，向所述信号输入端in、时钟信号端ck输入有效电平，第二输入电路12将第一电源端vgh的无效电平传输到第三节点n3，第二输出电路42关断第一电源端vgh和信号输出端out。第一输入电路11在时钟信号ck有效电平
作用下将信号输入端in的有效电平传输到第一节点n1，第一输出电路41在第一节点n1作用下将第二电源端vgl的有效电平传输到信号输出端out。该移位寄存器单元可以通过较少的时钟信号端实现移位信号的正常输出，且该移位寄存器单元结构较为简单。
29.本示例性实施例中，如图1所示，所述第一输入电路11可以包括：第一晶体管t1，第一晶体管t1的第一极连接所述信号输入端in，第二极连接所述第一节点n1，栅极连接所述时钟信号端ck。所述第二输入电路12可以包括：第二晶体管t2、第三晶体管t3，第二晶体管t2的第一极连接所述第一电源端vgh，第二极连接所述第二节点n2，栅极连接所述信号输入端in；第三晶体管t3的第一极连接所述第二节点n2，第二极连接所述第三节点n3，栅极连接所述时钟信号端ck。
30.本示例性实施例中，如图1所示，所述耦合电路2可以包括：第一电容c1，所述第一电容c1的第一电极连接所述第二节点n2，第二电极连接所述时钟信号端ck。
31.本示例性实施例中，如图1所示，所述第一上拉电路31可以包括：第四晶体管t4，第四晶体管t4的第一极连接所述第一电源端vgh，第二极连接所述第三节点n3，栅极连接所述第一节点n1。
32.本示例性实施例中，如图1所示，所述第二上拉电路32可以包括：第五晶体管t5，第五晶体管t5的第一极连接所述第一电源端vgh，第二极连接所述第一节点n1，栅极连接所述第三节点n3。
33.本示例性实施例中，如图1所示，所述第一输出电路41可以包括：第六晶体管t6、第二电容c2，第六晶体管t6的第一极连接所述第二电源端vgl，第二极连接所述信号输出端out，栅极连接所述第一节点n1；所述第二电容c2的第一电极连接于所述第一节点n1，第二电极连接信号输出端out。所述第二输出电路42可以包括：第七晶体管t7、第三电容c3，第七晶体管t7的第一极连接所述第一电源端vgh，第二极连接所述信号输出端out，栅极连接所述第三节点n3；所述第三电容c3的第一电极连接于所述第三节点n3，第二电极连接第一电源端vgh。应该理解的是，在其他示例性实施例中，第二电容c2的第二电极还可以连接到其他信号端，例如，第二电容c2的第二电极还可以连接第二电源端vgl，第三电容c3的第二电极还可以连接到其他信号端，例如，第三电容c3的第二电极还可以连接到信号输出端out。
34.本示例性实施例中，如图1所示，所述第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7可以为p型晶体管，相应的，所述第一电源端vgh为高电平信号端，所述第二电源端vgl为低电平信号端。
35.应该理解的是，在其他示例性实施例中，第一输入电路11、第二输入电路12、耦合电路2、第一上拉电路31、第二上拉电路32、第一输出电路41、第二输出电路42还可以为其他结构。例如，所述第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7可以为n型晶体管，相应的，所述第一电源端vgh为低电平信号端，所述第二电源端vgl为高电平信号端。
36.如图2所示，为图1所示移位寄存器单元一种驱动方法中各控制信号的时序图。其中，in表示信号输入端上信号的时序图，ck表示时钟信号端上信号的时序图，out为信号输出端上信号的时序图。该移位寄存器单元的驱动方法可以包括五个阶段：第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5。
37.在第一阶段t1，向所述信号输入端in、时钟信号端ck输入低电平，图3所示，为图1
所示移位寄存器单元在第一阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第一阶段t1，第二晶体管t2在信号输入端in的作用下导通，第一电源端vgh的高电平信号传输到第二节点n2，第一晶体管t1、第三晶体管t3在时钟信号端ck作用下导通，第二节点n2的高电平信号传输到第三节点n3，信号输入端in的低电平信号传输到第一节点n1，第六晶体管t6、第四晶体管t4在第一节点n1作用下导通，第一电源端vgh通过第四晶体管t4向第三节点n3输入高电平信号，第二电源端vgl向信号输出端out输入低电平信号，第五晶体管t5、第七晶体管t7在第三节点n3作用下关断。
38.第二阶段t2可以包括第一子阶段t21和第二子阶段t22，其中，在第一子阶段t21，可以向信号输入端in输入低电平，向时钟信号端ck输入高电平。如图4所示，为图1所示移位寄存器单元在第一子阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第一子阶段t21，第一晶体管t1、第三晶体管t3在时钟信号端ck作用下关断，第二晶体管t2在信号输入端in作用下导通，第二节点n2保持高电平信号，第一节点n1维持上一阶段(第一阶段t1)的低电平信号，第四晶体管t4、第六晶体管t6导通，第二电源端vgl向信号输出端out输入低电平信号，第一电源端vgh向第三节点n3输入高电平信号，第五晶体管t5和第七晶体管t7关断。在第二子阶段t22，可以向信号输入端in和时钟信号端ck输入高电平信号，如图5所示，为图1所示移位寄存器单元在第二子阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。第二晶体管t2在信号输入端in作用下关断，第二节点n2维持高电平信号，第一晶体管t1和第三晶体管t3在时钟信号端ck作用下关断，第一节点n1维持上一阶段(第一子阶段t21)的低电平信号，第四晶体管t4、第六晶体管t6导通，第二电源端vgl向信号输出端out输入低电平信号，第一电源端vgh向第三节点n3输入高电平信号，第五晶体管t5和第七晶体管t7关断。
39.在第三阶段t3，可以向信号输入端in输入高电平，向时钟信号端ck输入低电平。如图6所示，为图1所示移位寄存器单元在第三阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第三阶段t3，第二晶体管t2在信号输入端in作用下关断，第一晶体管t1、第三晶体管t3在时钟信号端ck作用下导通，信号输入端in向第一节点n1输入高电平信号，第四晶体管t4和第六晶体管t6关断。在第一电容c1耦合作用下，时钟信号端ck拉低第二节点n2的电压，第二节点n2向第三节点n3输入低电平信号，第五晶体管t5和第七晶体管t7导通，第一电源端vgh向信号输出端out输入高电平信号。
40.第四阶段t4可以包括第三子阶段t41和第四子阶段t42。在第三子阶段t41，可以向信号输入端in和时钟信号端ck输入高电平信号。如图7所示，为图1所示移位寄存器单元在第三子阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第三子阶段t41，第二晶体管t2在信号输入端in作用下关断，第一晶体管t1、第三晶体管t3在时钟信号端ck作用下关断，第三节点n3维持上一阶段(第三阶段t3)的低电平信号，第五晶体管t5、第七晶体管t7导通，第一电源端vgh向第一节点n1输入高电平信号，第四晶体管t4、第六晶体管t6关断，第一电源端vgh向信号输出端out输入高电平信号。在第四子阶段t42，可以向时钟信号端ck输入高电平信号，向信号输入端in输入低电平信号。如图8所示，为图1所示移位寄存器单元在第四子阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第四子阶段t42，第二晶体管t2在信号输入端in作用下导通，第一晶体管t1、第三晶体管t3在时钟信号端ck作用下关断，第三节点n3维持
上一阶段(第三子阶段t41)的低电平信号，第五晶体管t5、第七晶体管t7导通，第一电源端vgh向第一节点n1输入高电平信号，第四晶体管t4、第六晶体管t6关断，第一电源端vgh向信号输出端out输入高电平信号。
41.在第五阶段，向所述信号输入端in、时钟信号端ck输入低电平，图9所示，为该移位寄存器单元在第五阶段的状态图，其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第五阶段t5，第二晶体管t2在信号输入端in的作用下导通，第一电源端vgh的高电平信号传输到第二节点n2，第一晶体管t1、第三晶体管t3在时钟信号端ck作用下导通，第二节点n2的高电平信号传输到第三节点n3，信号输入端in的低电平信号传输到第一节点n1，第六晶体管t6、第四晶体管t4在第一节点n1作用下导通，第一电源端vgh向第三节点n3输入高电平信号，第二电源端vgl向信号输出端out输入低电平信号，第五晶体管t5、第七晶体管t7在第三节点n3作用下关断。
42.本示例性实施例还提供一种栅极驱动电路，所述栅极驱动电路包括多个上述的移位寄存器单元，多个移位寄存器单元可以依次级联，上一级移位寄存器单元的信号输出端可以连接下一级移位寄存器单元的信号输入端。该栅极驱动电路可以向像素驱动电路提供栅极驱动信号或使能信号。
43.本示例性实施例还提供一种显示面板，所述显示面板包括上述的栅极驱动电路。该显示面板可以应用于手机、平板电脑、电视等显示装置。
44.本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
45.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。