闪存及其操作方法与流程

本发明涉及半导体集成电路领域，特别是涉及一种闪存(flash)。本发明还涉及一种闪存的操作方法。

背景技术：

1、如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；如图3所示，是现有闪存的阵列结构图；现有闪存包括多个存储单元101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成闪存的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205b和第二源漏区206，位于所述第一源漏区205b和所述第二源漏区205a之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述第一源漏区205b和所述第二源漏区205a都由n+区组成。

6、p型掺杂的沟道区位于所述第一源漏区205b和所述第二源漏区205a之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205b和所述第二源漏区205a都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205b和所述第二源漏区205a之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述第二源漏区205a连接到第二源漏电极，第二源漏电极会连接到位线bla。

8、所述存储单元101的所述第一源漏区205b连接第一源漏电极，第一源漏电极会连接到位线blb。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

12、对所述存储单元101的选定存储位进行编程(program)时，以对图2中所述第一栅极结构102a中的浮栅104对应的存储位为选定存储位为了，所加电压包括：

13、所述控制栅线cg1接5v，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；

14、所述字线wl接1.4v，用于将所述第二栅极结构103所控制的沟道区的区域段打开；

15、位线blb接编程电流。

16、控制栅线cg0接9v的高压，位线bla接4.5v的高压，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线cg0和所述位线bla都是高压，故能实现源端热电子注入编程。

17、如图3所示，所述阵列结构中，各所述存储单元101排列成行和列，各所述存储单元101的所述第一源漏区205b和所述第二源漏区205a连接到对应的位线，各所述位线为两列相邻的所述存储单元101共用，共用的连接结构包括：

18、同一列上的各所述存储单元101的第一源漏区205b和邻近的所述存储单元101的第一源漏区205b连接在一起以及同一列上的各所述存储单元101的第二源漏区205a和邻近的所述存储单元101的第二源漏区205a连接在一起。图3中共列举了4个所述存储单元101来表示所述阵列结构中的连接关系，且四个所述存储单元单独采用标记101a、101b、101c和101d标出。可以看出，所述存储单元101a和101b位于同一列，所述存储单元101a的第一源漏区205b和所述存储单元101b的第一源漏区205b连接在一起。同样类推，所述存储单元101a的第二源漏区205a会和同一列中上一行的所述存储单元(未显示)的第二源漏区205a连接在一起。

19、当前列的各所述存储单元101的第二源漏区205a和后一列中同一行的所述存储单元101的第二源漏区205a连接在一起且连接到第一位线。

20、当前列的各所述存储单元101的第一源漏区205b和前一列中同一行的所述存储单元101的第一源漏区205b连接在一起且连接到第二位线。

21、后一列的各所述存储单元101的第一源漏区205b和后面第二列中同一行的所述存储单元101的第一源漏区205b连接在一起且连接到第三位线。

22、令选定存储位为当前列中选定的所述存储单元101的靠近所述第二源漏区205a的存储位。

23、各所述存储单元101的第一源漏区205b和所述第二源漏区205a是对称设置的，根据所述选定存储位的不同，相邻的所述第一位线、所述第二位线和所述第三位线所对应的具体位线会相应变化，但是相对位置关系和图3相同，图3中，所述选定存储位为所述存储单元101a中的存储位‘a’，对应的所述第一位线为位线blk，所述第二位线为位线bl(k-1)，所述第三位线为位线bl(k+1)。也即，对于图3中的所述存储单元101a，图2中的位线bla即为图3中的位线blk，图2中的位线blb即为图3中的位线bl(k-1)。可知，对图3中的存储位‘a’进行编程时，所述存储单元101a所在行的所述控制栅线cg1接5v、所述字线wl接1.4v和控制栅线cg0接9v的高压，这些电压设置也会使同一行的存储单元101c的沟道区开启；为了防止，存储单元101c的沟道导通产生漏电流，现有技术中，会将位线bl(k+1)的电压设置为和位线blk的相同，即也会设置为4.5v。另外，由于4.5v电位本来就具有，故闪存中不需要使用额外的电压。

24、但是，申请人发现，现有闪存在编程操作时容易产生编程干扰。

技术实现思路

1、本发明所要解决的技术问题是提供一种闪存，能降低或消除编程干扰。为此，本发明还提供一种闪存的操作方法。

2、为此，本发明提供的闪存包括多个存储单元；各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构。

3、所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

4、所述阵列结构中，各所述存储单元排列成行和列，各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的位线，各所述位线为两列相邻的所述存储单元共用，共用的连接结构包括：

5、同一列上的各所述存储单元的第一源漏区和邻近的所述存储单元的第一源漏区连接在一起以及同一列上的各所述存储单元的第二源漏区和邻近的所述存储单元的第二源漏区连接在一起。

6、当前列的各所述存储单元的第二源漏区和后一列中同一行的所述存储单元的第二源漏区连接在一起且连接到第一位线。

7、当前列的各所述存储单元的第一源漏区和前一列中同一行的所述存储单元的第一源漏区连接在一起且连接到第二位线。

8、后一列的各所述存储单元的第一源漏区和后面第二列中同一行的所述存储单元的第一源漏区连接在一起且连接到第三位线。

9、令选定存储位为当前列中选定的所述存储单元的靠近所述第二源漏区的存储位，对所述选定存储位进行编程操作时，所述第一位线、所述第二位线和所述第三位线上设置的电信号包括：

10、所述第一位线上设置位线编程电压。

11、所述第二位线上设置编程电流。

12、所述第三位线上设置第一电压，所述第一电压小于所述位线编程电压，通过降低所述第一电压防止对连接到所述第三位线上的各所述存储单元产生编程干扰。

13、进一步的改进是，对所述选定存储位进行编程操作时，所述第一位线、所述第二位线和所述第三位线上的电信号的电压变化阶段包括：

14、第一阶段，所述第一位线、所述第二位线和所述第三位线都为地电位。

15、第二阶段，所述第一位线、所述第二位线和所述第三位线都从地电位上升到所述第一电压。

16、第三阶段，所述第一位线上升到位线编程电压，所述第二位线下降到第二电压，所述第三位线保持为所述第一电压，所述第二电压大于地电位。

17、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

18、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

19、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

20、进一步的改进是，在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线。

21、对所述选定存储位进行编程操作时：

22、当前列中选定的所述存储单元所连接的所述字线连接第三电压，所述第三电压大于等于所述第二栅极结构所控制的沟道区的区域段的阈值电压并使所述第二栅极结构所控制的沟道区的区域段导通。

23、当前列中选定的所述存储单元的非选定存储位对应的所述控制栅所连接的所述控制栅线连接第四电压，所述第四电压大于等于所述非选定存储位的所述第一栅极结构所控制的沟道区的区域段的阈值电压并使所述非选定存储位的所述第一栅极结构所控制的沟道区的区域段导通。

24、所述选定存储位对应的所述控制栅所连接的所述控制栅线连接控制栅编程电压。

25、进一步的改进是，所述控制栅编程电压为8v以上，所述位线编程电压为4v以上。

26、所述第一电压为0.9v～2.5v。

27、所述第二电压小于1v。

28、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

29、各所述第二栅极结构由字线栅介质层和字线栅叠加而成。

30、为解决上述技术问题，本发明提供的闪存的操作方法中，闪存包括多个存储单元；各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构。

31、所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

32、所述阵列结构中，各所述存储单元排列成行和列，各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的位线，各所述位线为两列相邻的所述存储单元共用，共用的连接结构包括：

33、同一列上的各所述存储单元的第一源漏区和邻近的所述存储单元的第一源漏区连接在一起以及同一列上的各所述存储单元的第二源漏区和邻近的所述存储单元的第二源漏区连接在一起。

34、当前列的各所述存储单元的第二源漏区和后一列中同一行的所述存储单元的第二源漏区连接在一起且连接到第一位线。

35、当前列的各所述存储单元的第一源漏区和前一列中同一行的所述存储单元的第一源漏区连接在一起且连接到第二位线。

36、后一列的各所述存储单元的第一源漏区和后面第二列中同一行的所述存储单元的第一源漏区连接在一起且连接到第三位线。

37、令选定存储位为当前列中选定的所述存储单元的靠近所述第二源漏区的存储位，闪存的操作方法步骤包括对所述选定存储位进行编程操作，所述编程操作包括对所述第一位线、所述第二位线和所述第三位线上的电信号进行设置，包括：

38、所述第一位线上设置位线编程电压。

39、所述第二位线上设置编程电流。

40、所述第三位线上设置第一电压，所述第一电压小于所述位线编程电压，通过降低所述第一电压防止对连接到所述第三位线上的各所述存储单元产生编程干扰。

41、进一步的改进是，对所述选定存储位进行编程操作时，所述第一位线、所述第二位线和所述第三位线上的电信号的电压变化阶段包括：

42、第一阶段，所述第一位线、所述第二位线和所述第三位线都为地电位。

43、第二阶段，所述第一位线、所述第二位线和所述第三位线都从地电位上升到所述第一电压。

44、第三阶段，所述第一位线上升到位线编程电压，所述第二位线下降到第二电压，所述第三位线保持为所述第一电压，所述第二电压大于地电位。

45、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

46、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

47、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

48、进一步的改进是，在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线。

49、对所述选定存储位进行编程操作时：

50、当前列中选定的所述存储单元所连接的所述字线连接第三电压，所述第三电压大于等于所述第二栅极结构所控制的沟道区的区域段的阈值电压并使所述第二栅极结构所控制的沟道区的区域段导通。

51、当前列中选定的所述存储单元的非选定存储位对应的所述控制栅所连接的所述控制栅线连接第四电压，所述第四电压大于等于所述非选定存储位的所述第一栅极结构所控制的沟道区的区域段的阈值电压并使所述非选定存储位的所述第一栅极结构所控制的沟道区的区域段导通。

52、所述选定存储位对应的所述控制栅所连接的所述控制栅线连接控制栅编程电压。

53、进一步的改进是，所述控制栅编程电压为8v以上，所述位线编程电压为4v以上；

54、所述第一电压为0.9v～2.5v；

55、所述第二电压小于1v。

56、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

57、各所述第二栅极结构由字线栅介质层和字线栅叠加而成。

58、进一步的改进是，所述浮栅的材料包括多晶硅，所述控制栅的材料包括多晶硅，所述字线栅的材料包括多晶硅。

59、和现有闪存中，在对选定存储位进行编程时，为了防止和选定的存储单元的靠近选定存储位的位线也即会连接到较高位线编程电压的位线共用的相邻存储单元产生漏电，会对相邻存储单元的另一位线加等于位线编程电压，但是，本发明则突破了常规思维，在相邻存储单元的另一位线上引入了小于位线编程电压的第一电压，由于相邻存储单元的另一位线连接到相邻两列的多个存储单元，故第一电压降低后能降低或消除相邻存储单元的另一位线的电压对所连接的各存储单元所产生的编程干扰，所以，本发明能在对选定存储位进行编程时降低或消除由和选定存储单元共用连接到位线编程电压的位线的相邻存储单元的另一位线的高压所带来的编程干扰。