专利名称：动态存储器的制作方法
技术领域：
本发明涉及半导体存储装置，特别是涉及要求在数据输入输出通道上非常高速的传送数据的动态存储器(DRAM)。
在动态存储器中通常把存储单元阵列分割成多个单元阵列(子阵列)，是采用使其中的几个同时工作的单元阵列分开工作方式。这种方式是为了减少占行系操作的消耗电流多的位线的充放电电流。子阵列的分割数与工作速度有很大的关系。如果1个子阵列的规模很大，则字线的电容变得过大，而使其上升速度和下降速度变慢，位线电容变得过大使位线间的电位差变小，由于子阵列的位线电位的放大工作变慢而使存储芯片的整个工作速度变慢，因此随着元件的微型化，DRAM的存储容量变得越大，子阵列的分割数增加的就越多。
从来的通用DRAM芯片对应多种位结构(×1、×4、×8、×16等)有多种封装结构(DIP、SOJ、TSOP和ZIP等)。为此，如图4所示，把用于放大数据线42的数据的DQ缓冲器43配置在各个子阵列41附近，把全部的DQ缓冲器43的数据汇集到配置在芯片上的1个地方(在图4中是在芯片中央)上的多路转换器44中，将对应位结构的位数的数据输出给对应封装结构位置的输入输出缓冲器(I/O缓冲器)45。
然而，上述的DRAM，把从存在增加趋势的子阵列中读出的数据全部集中在芯片上的一个位置上的方式，由于使芯片内的数据总线变长，而造成实现数据高速传送的障碍。
还有，在专用的DRAM芯片上，通过把各I/O缓冲器集中在芯片的一边，采用在垂直状态下在存储器安装用的线路基板上表面安装得到纵式标准件(VSMP)，缩短标准件内部的引线和电路基板上的配线以实现数据传送高速度，同时采用×8，×16等多位结构，试图提高数据传送率的尝试正在进行。
一方面，作为在计算机系统中大量使用的存储器要求有以尽可能低成本生产的DRAM，而另一方面，在计算机的领域内，除了微处理器(MPU)的工作速度同DRAM的工作速度的差别大之外，两者间的数据传送速度是制约着系统的整体性能的关键。为了解决这个问题人们进行了各种改进，其中有代表性的是为了弥补MPU的循环时间和存储器存取时间的差而将两者折衷、采用可能使MPU的使用效率提高的高速存储器(高速缓冲存储器)。
作为高速缓冲存储器有既独立于MPU又独立DRAM的SRAM构成的、由装在MPU芯片上的所谓导通芯片高速缓冲存储器(或埋入存储器)的SRAM构成的(实际上，装了高速缓冲存储器的MPU还存在有其它芯片的SRAM高速缓冲存储器的情形)和装在DRAM芯片上的SRAM单元构成的。
关于把由SRAM单元组成的高速缓冲存储器装在DRAM芯片上的技术，在1990Symposium on VLSI Civcuits，Digest ofTechnical Papers.PP 79-80“A Circuit Design of IntelligentCDDRAM with Automatic Write back Capability”的文章中公开了在每个利用1个晶体管，1个电容器的单元的DRAM的每个列上附加SRAM，将之作为高速缓冲存储器使用的技术。在该文章中还涉及到当想要读出的地址不在高速缓冲存储器中(错位)时，将该时刻的高速缓冲存储器的内容写回到相应地址的DRAM单元中，然后读出想要存取的地址的DRAM单元的技术。这样的高速缓冲搭载型的DRAM也可以同已搭载高速缓冲存储器的MPU并用。关于把DRAM的位线读出放大器作为高速缓冲存储器使用这点，在本申请人的有关申请的专利申请平3-41316号(专利公开平4-212780号)中已经描述过，其具体的结构例子和控制操作例子在本申请人的有关专利申请平3-41315号有说明。
根据本申请人的有关申请平4-131095号，提出了将DRAM的存储器范围分割成多个子阵列使各个子阵列互相独立工作，通过把位线读出放大器作为高速缓冲存储器使用而使高速缓冲存储器的命中率提高的DRAM的方案。
在该DRAM中的每个子阵的读出放大器保持从对应互相不同的地址的行取出数据，因此可以使向处在选择状态下的行要求数据存取的(命中)几率上升，可以使用没有要求向处在选择状态的行数据存取的(差错)几率和上述的位的几率平均值确定的数据存取时间的平均值缩短。
在此简单说明读出放大器高速缓冲存储器方式，首先考虑DRAM待机来自MPU等的存取的状态。这时，使来自某个行地址的存储单元群的读出数据锁存在读出放大器中。
在出现与上述那样地将数据锁存在读出放大器群中的行地址相同的行地址的存取的情况(命中时)下，可省略行系的操作只在列系操作中输出数据，从而可减少行系动作部分的存取时间。
与此相反，在存取没有被读出放大器群锁存数据的行地址的情况(差错时)下，在把读出放大器群的数据写回到存储单元后(或者仅在读出放大器群补偿操作后)，必需把来自新的行地址的存储单元群的读出数据锁存在读出放大器群中。在该差错的情况下，与不采用高速缓冲存储器方式的情况相比，存取时间花费在无用时间上。
在那里，若高速缓冲存储器的命中率小，会出现系统的平均存储时间变长的危险，所以使命中率提高对缩短系统的平均存取时间是重要的。
为了使高速缓冲存储器的命中率提高，可以采用使高速缓冲存储器的储存量增大的方法和把高速缓冲存储器分成几个组的方法。
如上所述，使高速缓冲存储容量增大的方法适合用在读出放大器的高速缓冲储存器方式中，意味着在把数据锁存的状态下使得待存取的读放大器的数目增大。大容量存储器如上所述，通常使各子阵列中的几个同时活性化的部分进行活性化。在此时，与没有使行系工作的子阵列有关连的读出放大器通常是不保持数据的。可是，由于在关于没有使上述那样的行系工作的子阵列的读出放大器中数据原封不变，因此，使在待机存储状态下保持数据的读出放大器数增加，通过把高速缓冲存储器容量增大可以使其命中率上升。
另外，如前述将把高速缓冲存储器分成几个组的方法使用在读出放大器高速缓冲储存方式下时，意味着把读出放大器群分成多个组。在通用的DRAM中，有关多个子阵列的读出放大器在相同的定时下进行读出、锁存、补偿等工作。如上所述，这时有关没有进行行系工作的子阵列的读出放大器可以按所保持数据不变进行待机。这里，把同时工作的读出放大器群称为组，在为了使高速缓冲存储器的命中率上升的分组方式中，具有下述的几个条件(1)应具有独立于每个组的读出放大器。(2)各组的读出放大器与其它组的行地址无关，而能保持本身的组的数据。即，没有进行行系工作的组的读出放大器与其它组的行地址无关，可继续保持属于自己组的数据。(3)各组应具有对应全部输入/输出缓冲器的数据总线。即，对于高速缓冲存储器的存取是相对某个特定的组进行的，在多位构成的DRAM的情况下必需根据上述的存取的组在相同的定时下把数据供给全部的输入/输出缓冲器。
上述的DRAM，由于要把从处在增加倾向的子阵列读出数据全部汇集在芯片上的一个区，因此使芯片内的数据总线变长，而存在所谓在实现传送数据高速方面产生障碍的问题。
本发明通过解决上述问题，以缩短芯片内的数据总线，实现数据传送高速化，提供在读出放大器高速缓冲方式的情况下可以使高速缓冲存储器的命中率提高的动态存储器为目的。
本发明的动态存储器包括具有彼此配置成矩阵状的动态存储单元的阵列，分别沿芯片的互相垂直方向的第一边和第二边分割成多个配置并分成多组对工作进行控制的多个子阵列；连接在上述各子阵列中同一行的存储单元的分别平行上述存储芯片第一边形成的多条字线；分别连接在上述各子阵列中同一列存储单元并平行于与上述存储芯片的第一边垂直的第二边形成的多条位线；分别对上述各子阵列中选择出的行存储单元读出的电位进行读出放大的多个读出放大器；对应上述各子阵列分别形成的平行于上述位线的，用于传送对应子阵列的上述各个读出放大器中被选择的列的读出放大器的数据的多根数据线；同分别与上述多个组中的各1个子阵列对应的多条数据线共同连接的、选择放大上述多条数据线来的数据，平行于上述存储器芯片的第二边配置的多条数据线缓冲器多路转换器；分别对应上述多条数据线的缓冲器多路转换器连接的，比上述多条数据线的缓冲器多路转换器更靠近上述存储芯片第二边且平行于上述第二边配置的多个数据输入/输出缓冲器。
使对应各子阵列布置的数据线全部平行于字线，数据线缓冲器多路转换器群和输入/输出缓冲器群集中在存储器芯片的同边(平行于位线的第二边)上。
由于按照上述的方法配置数据线组和数据线缓冲器多路转换器群、输入/输出缓冲器群，而可以使芯片内的数据总线缩短，可能实现数据传送高速化。
另外，在对应于不同组的各1个子阵列的多条数据线上连接有共同的数据线缓冲器多路转换器，各组具有对应全部的输入/输出缓冲器组的数据总线。因此在采用各子阵列的读出放大器组作为高速缓冲器使用的读出放大器高速缓冲储存方式的情况下，可以使多个组的数据多路转换，所以可以使高速缓冲存储器的命中率提高。
下面参照附图详细说明本发明的实施例。
图1是表示有关本发明的第一实施例的DRAM芯片中的子阵列、DQ缓冲器、多路转换器和I/O缓冲器的配置例子图。
图2是取出图1中一个子阵列，一个DQ缓冲器、一个多路转换器和一个I/O缓冲器作为其一个例子的电路图。
图3是表示有关本发明的第二实施例的DRAM芯片中的子阵列、DQ缓冲器，多路转换器和I/O缓冲器配置例的图。
图4是从来的通用DRAM芯片中的子阵列、DQ缓冲器、多路转换器和I/O缓冲器的配置例的图。
图中10为存储器芯片、X为第一边、Y是第二边、11为子阵列，MC是存储单元、WLi为字线、BLi为位线，DQi为数据线、12是DQ缓冲器多路转换器、13是I/O缓冲器、21是行解码器、22是列解码器、23是列选择电路、24是读出放大器，25是多路缓冲用开关元件。
图1表示关于本发明的第一实施例的DRAM芯片中的子阵列11，DQ缓冲多路转换器12和I/O缓冲器13的配置例的图。
图2是取出图1中的一个子阵列11，一个DQ缓冲器多路转换器12和一个I/O缓冲器13作为示例的说明图。
如图1和2所示，多个子阵列11具有彼此配置成矩阵状的动态存储器单元MC、分别沿着存储器芯片10的互相垂直方向的第一边X和第二边Y分割成多个配置并分割成多个组受控制工作。在本实施例中，把沿着上述存储器芯片的第一边X分割成多个(在本实施例中为两个)配置的子阵列11群作为单位分割成多个(在本实施例中为两个)组。
在上述各个子阵列11中备有与同一行的存储器单元MC相连接的分别平行于上述存储器芯片的第一边X形成的多条字线WLi，和与同一列的存储器单元MC连接并平行于相对上述存储芯片第一边垂直的第二边Y形成的位线BLi。上述多条字线WLi由行解码器21选择，上述多条位线BLi由列解码器21选择的列选择电路23选择。在上述子阵列11中还设有多个读出放大器24，对由上述解码器21选择出的行存储单元读出的电位进行读出放大。
多条数据线DQi分别对应上述各子阵列11平行于上述字线WLi形成后，用于输送来自对应子阵列11的上述多个读出放大器24中被选择出的列的读出放大器的数据。
多个数据线缓冲器(DQ缓冲器)多路转换器12共同与分别对应上述多个组中的各一个子阵列11的多条数据线DQi相连、对来自上述的多根数据线DQi的数据选择放大并平行于上述存储芯片的第二边Y配置。
多个数据输入/输出(I/O)缓冲器13分别对应连接上述多个数据线缓冲器多路转换器12，并以比上述多个数据线缓冲器多路转换器12更靠近上述存储芯片的第二边的位置平行于上述第二边配置。
另外，关于上述DQ缓冲器多路转换器12和两个组的各数据线DQi的连接，当不同组的各数据线DQi之间连接时，由于数据线DQi的负载电容变大使数据传送时的延迟时间变长而不理想。对此，DQ缓冲器多路转换器12中的多路转换器，例如象图所示那样，分别对应不同组的各数据线DQi串联插入开关元件(例如MOS晶体管25)。借此可以允许对应彼此不同的组有选择地经缓冲器作数据输入/输出动作。
而且，在互不相同的组的各数据线DQi中，对应位于远离上述I/O缓冲器1 3一侧的子阵列的数据线(在本例中为DQ1、DQ3···)比对应位于靠近上述I/O缓冲器13一侧的子阵列的数据线(在本例中为DQ2、DQ4···)长。因此，为了使同DQ缓冲器多路转换器12共同连接的两数据线的配线电阻基本上相等，最好把位于远离I/O缓冲器13侧的子阵列的数据线制作得比对应位于靠近I/O缓冲器13侧的子阵列的数据线粗一些，以便减少前者的配线电阻。
在彼此不同的组中的各数据线DQi中，对应位于远离I/O缓冲器侧的子阵列的数据线通过位于靠近I/O缓冲器侧的子阵列的附近(或子阵列中)。
在上述第一实施例的DRAM中，对应各子阵列11设置的数据线DQi全部平行于字线WLi形成，数据线缓冲器多路转换器12群和I/O缓冲器13群集中在存储芯片10的同一边(平行于位线的第二边Y)。
由于用这样方式配置数据线DQi群、数据线缓冲器多路转换器12群和I/O缓冲器群13，而使芯片10内的数据总线变短，容易使在封装内部的引线框和存储器的安装电路基板上的配线等变短，从而实现数据传送高速化。
在本实施例中，多个子阵列11把沿着存储芯片的第一边X(图中的上下方向)分割配置成两个组的子阵列11群作为单位被分割成两个组。而且，数据线的缓冲器多路转换器12同对应不相同的组的各一个子阵列的多条数据线DQi共同连接，各组具有对应全部的I/O缓冲器13群的数据总线。
因此，在采用把独立设置在每个子阵列中的读出放大器群用作高速缓冲存储器使用的读出放大器高速缓冲方式的情况下，能够独立读出每组的数据，可以使高速缓冲存储器的命中率提高。在这种情况下，使各组的读出放大器群，通过这种即使在与其它组的存取无关地自己组的存取待机状态下也能控制成继续保持数据的结构，使正在锁存数据的读出放大器数目增加，并可以使高速缓冲存储器的命中率提高。
在采用读出放大器高速缓冲方式的情况下，与上述的本申请人申请的专利申请平4-131095号中所详细公开说明的结构同样，如图2中的点线所示，设置有把行地址保持在每个子阵列中的寄存电路26、和将保持在该寄存电路26中的行地址(对应于选择出的行的行地址)与新给出的行地址进行比较的比较器27。
而且，当把存取要求和地址供给作为存取对象的子阵列时，比较器27就对两个行地址的输入进行比较，在行地址互相一致的情况下输出通知命中的意旨的命中信号；而在行地址不一致的情况下就输出通知差错意旨信号。在输出命中信号的情况下，行系不动作而读出对应列地址的列数据。在差错信号输出的情况下，寄存电路26，字线WLi，读出放大器24一旦被分别设定后，就将新给出的行地址设定在寄存电路26中，对应在寄存电路26中的新保持的行地址行系进行工作。而且，再一次供给存取要求和地址，进行命中判定，行系不动作而读出对应的列地址的列数据。上述的操作通过对作为存取对象的多个子阵列11顺次供给存取要求，顺次在多个子阵列11中进行。在这种情况下，可以只在各子阵列11中直接选择成为差错的行，而不需对每个出现不命中的全部的行重新进行选择。
图3是有关本发明的第二实施例中的DRAM芯片中的子阵列11，DQ缓冲器多路转换器12和I/O缓冲器13的配置例的图。
这个第二实施例与上述第一实施例相比，除了把子阵列11群沿着存储器的第二边Y分割成例如两个组而沿上述第二边Y进行二分割这点不同外，其它是相同的，因此采用与图1中相同的代号。对上述的第二实施例的DRAM中可以按与上述第一实施例的DRAM相同的方式操作，其效果与第一实施例几乎相同。
写在本申请的保护范围的各构成重要部件上的图面参考符号是供容易理解本发明用的，本发明的技术范围并不限于附图所示的实施例中记载的内容。
按照如上所述的本发明的DRAM，可以在缩短芯片内的数据总线实现数据传送高速化的同时，在采用读出放大器高速缓冲方式的情况下可以使高速存储器的命中率提高。
权利要求
1.一种动态存储器，其特征在于包括具有彼此配置成矩阵状的动态存储单元的子阵、分别沿芯片的互相垂直方向的第一边(X)和第二边(Y)分割成多个配置对分割成多组的动作进行控制的多个子阵列(11)；连接在上述各子阵列中同一行的存储单元，并分别平行上述存储芯片第一边形成的多条字线(WL1、WL2，WLi)；分别连接上述各子阵列中同一列存储单元，与相对上述存储芯片的第一边垂直的第二边平行形成的多条位线(BL1、BL2、BLi)；分别对从在上述各子阵列中分别选择的行的存储单元读出的电位进行读出放大的多个读出放大器(24)；分别对应上述各子阵列平行于上述位线形成的和用于传送对应子阵列的上述多个读出放大器中的被选择的列的读出放大器的数据的多条数据线(DQ1，DQ2，DQi)；分别与对应上述多个组中的各一个子阵列的多条数据线共同连接的、有选择地对上述多条数据线来的数据进行放大，并平行于上述存储器芯片的第二边配置的多条数据线缓冲器多路转换器(12)；分别对应连接上述多条数据线的缓冲器多路转换器，在比上述多条数据线缓冲器多路转换器更靠近上述存储芯片的第二边的位置上平行于上述第二边配置的多个数据输入/输出缓冲器(13)。
2.如权利要求1所述的动态存储器，其特征在于，上述的多个子阵列11以沿着上述存储器芯片的第一边分割配置成多个的子阵列群为单位被分割成多个缓冲器。
3.如权利要求1所述的动态存储器，其特征在于，上述的多个子阵列11以沿着上述存储器芯片的第二边分割配置成多个子阵列群为单位被分割成多个缓冲器。
4.如权利要求1、2或3所述的动态存储器，其特征在于，对应上述多条数据线中并位于远离上述数据输入/输出缓冲器一侧的子阵列的数据线DQ1，DQ3通过位于靠近上述数据输入/输出缓冲器的子阵列的附近或子阵列上。
5.如权利要求1、2或3所述的动态存储器，其特征在于，对应上述多条数据线中并位于远离上述数据输入/输出缓冲器一侧的子阵列数据线(DQ1，DQ3)比对应位于靠近上述数据输入/输出缓冲器一侧的子阵列的数据线(Q2，Q4)更粗。
全文摘要
本发明通过缩短DRAM芯片内的数据总线实现数据传送高速化，该DRAM中备有分割成多个配置，对分割成多组的工作进行控制的多个子阵列(11)，对应各子阵列平行于芯片的第一边(X)形成的，对来自对应的子阵列的读出放大器24的数据进行传送的多条数据线DQi，共同连接对应多个组中的各1个子阵列的数据线对其数据有选择的放大，平行于芯片第二边(Y)配置的多条数据线缓冲器多路转换器(12)，和与其相对应连接并平行于芯片第二边配置的多个数据输入/输出缓冲器(13)。
文档编号G11C11/4096GK1144385SQ9511865
公开日1997年3月5日 申请日期1995年9月22日 优先权日1994年9月22日
发明者荻原正毅, 高濑觉, 樱井清史 申请人:株式会社东芝