专利名称：读出放大器的制作方法
技术领域：
本发明一般地涉及只读存储器(ROM)，尤其是供多级ROM或多级EEPROM之类的多级存储器使用的一种读出放大器。
ROM用来存储在系统应用中反复使用的数据。这样的应用包括系统初始化和操作用的编程指令序列、代码转换和查表。在ROM中行和列交点上的存储单元典型地可存储信息的一个位。大多数集成电路ROM利用在行—列结点上有无一个晶体管来表示一个二进制数字1或0。
随着存储器容量的增加，半导体工艺技术已发展到在半导体芯片的每单位面积上可制作更多的晶体管。当半导体芯片的每单位面积上的晶体管的数目增加时，ROM的存储密度也增加了。最理想的是具有更高的信息存储密度。美国再颁发专利32401号公开的多级ROM，每单位面积能存储的信息为常规的FET二进制ROM的两倍。为提供多级输出，每个存储单元晶体管或者可具有通过离子注入调整的阈电压，或者具有从2n个预选值之一选择的晶体管沟道的横截面积以提供多级输出。由这样的晶体管产生的多级输出必须被译码以确定由一个特定存储单元晶体管的输出所代表的对应存储位。为实现编码，读出放大器一般需要一个比可能的多级输出的数值要小的基准电平按照本发明，集成电路包括一个读出放大器。读出放大器能够将2n个输出特征电平编成有n个对应位的一个位模式。读出放大器在输出特征为零时包括一个非零检测电路。读出放大器还包括2n-2个比较器，用于在输出特征为非零值时将输出特征与2n-2个基准电平进行比较。2n-2个基准电平由输出特征的2n个可能电平的2n-2个非零电平构成。编码器与非零检测电路及比较器连接。编码器将非零检测电路的输出和比较器的输出编码为对应的预定位模式。当输出特征由非零检测电路确定为零时，该位模式输出为缺省位模式。当输出特征为非零值时，该位模式取由输出是在哪一对基准电平之间所决定的预订值、或输出是大于最大基准电平或是小于最小基准电平所决定的预定值。
图1是说明表示字线(横向)上的二进制输入和位线(竖向)上的多级输出的只读存储器阵列的一部分的示意图。
图2是供多级ROM使用的读出放大器的一个说明性的实施例的示意图。
图3是用于将2n-2个电平编为n个码位的编码器的框图。
图4是n＝2时的一个说明性的实施例的示意图。
图5是单元电流和对应的基准电流图。
图1示出了说明本发明的一个说明性的实施例的ROM10的示意图。ROM10存储在晶体管存储元件或单元中的信息，并根据收到的字线上的变换状态将位线上的输出提供给相应的读出放大器。
ROM10是作为由晶体管存储元件组成的只读存储器的一部分画出的。晶体管存储元件以矩阵符号Qij标记，其中i是阵列中行的序号而j是阵列中列的序号。在所示出的只读存储器部分中，晶体管存储元件被命名为Q11至Q54。每个晶体管存储元件表示ROM10中的一个单元。
标记为W1至W5的字线12的每一个用来启动一行的晶体管存储元件的门电极。所示出的晶体管存储元件，其源极端子与地电位电气连接，而其漏极端子通常连接于标以B1至B4的输出位线14。各条位线14通过相应的预充电晶体管MPPB1至MPPB4连接于时钟驱动线CLK。各晶体管存储元件可提供具有n个预定电平之一的电特征值。电特征可以是电流，也可以是电压。在本说明性的实施例中，电流是作为向读出放大器16的输入所采用的电特征。
位线14作为输入连接于相应的读出放大器16。读出放大器16是一个电流型读出放大器。读出放大器16各向编码器18提供2n-2个输入，编码器18则将2n-2个电平编码成对应的n位的二进制表示。
无论是电压还是电流都可以用作晶体管存储元件Qij的特征输出。提供电流作为输出特征的晶体管存储元件各产生2n-1个电流电平中的一个电平。第2n个电流电平是在晶体管存储元件Qij(或无晶体管存储元件)与位线14之间不连接得到的无电流状态。提供电压作为特征输出的晶体管存储元件Qij产生2n-1个电压电平。第2n个电压电平是预充电电压电平。为提供2n-1个预定的阈电压电平，每个晶体管存储元件Qij的沟道都可以掺杂成从2n-1个预定掺杂值之中选择的2n-1个预选的掺杂电平之一。产生电压来作为输出特征的晶体管存储元件Qij可以把其输出编码成供读出放大器使用的对应电流。
图2示出了作为例子的读出放大器16的示意图。读出放大器16建立将存储单元的电流与之比较的n-2个基准。将来自单元的电流与该n-2个基准进行比较，以决定该电流是大于最大基准或是小于最小基准，或该电流是在哪两个基准之间。
连接在VDD与例如地的一个基准电位之间的各晶体管对MP1、MN1；MP2、MN2至MPNM2、MNNM2是标记为C1至CNM2的比较器20。晶体管MPC是作为相对于各晶体管MP1、MP2、MP3至MPNM2的电流反射镜连接的。在各比较器中，电流反射镜用来复制连接于读出放大器16的位线14的电流icell的乘以参数″a″(下文说明)的电流。各n-沟道晶体管MN1、MN2至MNNM2由时钟信号CLK驱动，而且使其尺寸大小与相应的一个产生2n-1个电流电平之一的晶体管存储元件Qij相等。例如，MN1可产生最小非零电流，MN2产生自最小电流起的第2个电流，而MNN-M2产生仅次于最大电流的电流。产生最大电流的晶体管存储元件Qij在比较器中不进行复制。由于在比较器中不复制产生最大电流的晶体管存储元件Qij，所以在以晶体管MPC复制各比较器的电流i cell的电流反射镜操作中，有2n-2个各具有晶体管MP1、MP2至MPNM2的比较器20。
各比较器20是电流比较器。各比较器20包括一个n-沟道晶体管和一个p-沟道晶体管。p-沟道晶体管的源极连接于VDD。p-沟道晶体管的漏极与n-沟道晶体管的漏极连接，形成一个节点。在比较器C1至CNM2中分别形成以N1至NNM2表示的节点19。n-沟道晶体管的源极连接于例如地的基准电位。各n-沟道晶体管MN1至MNNM2与节点19连接，以提供2n-1个电流基准电平中的一个。由ROM10的一个单元提供的电流在以晶体管MPC进行的电流反射镜操作中在各比较器内由p-沟道晶体管乘以a，并提供给与该p-沟道晶体管相连的节点。如果在一个比较器中由p-沟道晶体管提供给该节点的电流大于在该比较器中由n-沟道晶体管从该节点取出的电流，则该节点被拉高。反之，如果在一个比较器中由p-沟道晶体管提供给该节点的电流小于在该比较器中由n-沟道晶体管从该节点取出的电流，则该节点被拉低。
每个节点N1至NNM2提供一个电流基准电平。用D1至DNM2表示的高输入阻抗反相驱动器在其输出端提供各个节点的电压V1至VNM2。理想的情况是电流基准电平处在由晶体管存储元件产生的2n个电流电平的中间。在各节点N1至NNM2上的电流基准电平可以是一个处在由晶体管存储元件产生的电流电平之间的移动的电流值，并能用若干种方式实现。如图2所示，晶体管MP1至MPNM2的尺寸可以比晶体管MPC的尺寸大a倍，因此，向各比较器的节点19提供的电流是icell的a倍。用这种方法得到的基准电流对于n＝2的情况，示于图5。由各晶体管存储元件Qij产生的4个电流值从最小到最大分别表示为i0、i1、i2、i3。最小电流i0与其对应的基准电流一起指示无电流。IREF1是与a倍的i1对应的电流值，并近似等于i1与i2的幅值之间的中间值。类似地，IREF2是与a倍的i2对应的电流值，并近似等于i2与i3的幅值之间的中间值。如上所述，最大电流值在比较器中不进行复制。所以，没有必要提供与电流i3对应的基准电平。
另一种方法是，使晶体管MN1、MN2至MNNM2的尺寸比对应的产生移动电流基准的晶体管存储元件大一个系数a倍。最好是采用前一种方法，使得就″基准″晶体管MN1、MN2至MNNM2而论，在制作晶体管存储元件的集成电路时能够使用同样的掩模尺寸。
图3示出一个将2n-2个电流电平输入编码成n位的编码器18。由同相驱动器D1至DNM2产生的各电压V1至VNM2向编码器18提供n-2个输入。编码器18是读出放大器16的一个部件。如icell为零，则由非零检测电路在编码器18的输出端提供一个缺省的位模式。如来自单元的电流是非零值，则编码器被启动，提供一个n位的编码位模式作为输出。
由晶体管MPD(图2和图4)产生的输出电流也输入到编码器18。由于晶体管MPD作为电流反射镜与晶体管MPC配合使用，所以由晶体管MPD产生的电流的幅值与乘b的icell成比例。乘数b可取使编码器18操作的任意值。
图4示出了n＝2时编码器18的一个说明性的实施例的示意图。编码器18包括用L1至LNM2表示的n个锁存器23，在这种情况下为L1至L2。各锁存器L1至L2的输入分别为驱动器V1至VNM2产生的逻辑高或逻辑低信号，在这种情况下为V1至V2。由晶体管MPD产生的电流bicell将第一输入24提供给″与″门26。当bicell为非零值时，节点30充电到VDD，因此向第一输入24提供一个逻辑高信号，由反相器32和34将节点30锁定为高电位，并允许在″与″门26的第二输入28上的时钟信号CLK通过″与″门26。″与″门26的输出与各锁存器23的时钟输入相连接。然后，锁存器23计时将各输入电压V1至V2送到输出端，从而提供位1至位n，在这种情况下为两个位，作为编码后的位模式输出。
当″与″门26的第二输入28上的时钟信号CLK变低时，一连串的反相器36、38、40和42的输出各改变状态。反相器36的输出使节点30通地，解除反相器32和34的锁定并驱使″与″门26的第一输入24为逻辑低。这可防止时钟信号CLK通过″与″门26，直到节点30再次为逻辑高为止。反相器36、38、40和42引入一个时间延迟，而且虽然示出4个反相器，但实际数目可以不同。在一连串的反相器的最后一个即反相器42的输出可将锁存器23置位或清除。当icell为零时，作为缺省条件这将确立在锁存器23的输出端产生的缺省位模式。当icell为零时，bicell也为零。节点30保持低电位，所以与门26的输出也保持为低电位。锁存器23不被计时并且先前建立的缺省位模式被提供给锁存器23的输出端。
在锁存器23的输出端产生的位模式是任意的。各电流电平对应于被唯一映射的n位输出。需要最小电流或最少器件数的位模式可预先编入ROM的单元，结果可形成有意义的数据。
在操作中，为传送从ROM取出的特定的字，将位线预充电到逻辑高电位。当一个时钟信号为逻辑低时，一条字线转换为逻辑高。所有其他字线仍保持逻辑低状态。位线将来自字线为高电位的单元行的输入加到读出放大器。晶体管存储元件与相应的位线14或者有一个连接，或者不连接。当字线转换为逻辑高时，如从一个晶体管存储元件到一条位线14没有连接，则在位线上的逻辑高被输出到读出放大器。如有连接，则该位线提供2n-1个非零电流电平中的一个，作为相应的读出放大器的输入。节点30为逻辑低，则确立在锁存器23的输出端产生的缺省位。晶体管MN1至MNNM2被切断，使得没有电流流入读出放大器16。
当时钟信号CLK转换为逻辑高时，对″与″门26的第二输入28提供一个逻辑高。此外，具有一条逻辑高字线的各单元被计时。晶体管MN1至MNNM2由时钟信号CLK导通。驱动器D1至DNM2分辨它们的分别为V1至VNM2的输出状态。如电流icell为非零值，节点30充电到VDD，因此，向″与″门26的另一个输入24提供一个逻辑高电平。反相器32和34将节点30锁定为逻辑高。因此时钟信号CLK可通过″与″门26。锁存器23按定时将V1至VNM2送到其在编码器18的各自的输出端，提供一个编码后的位模式作为编码器18和锁存器23的输出。该位模式也是读出放大器16的输出。如icell为零，则时钟信号CLK不能通过″与″门26，锁存器23保持不计时状态，在锁存器的输出端并且也在读出放大器的输出端提供先前建立的缺省位模式。
读出放大器16实现电流的比较。当n＝2时逻辑如下如icell为零，则提供先前建立的缺省位模式。如icell为非零值，则电流代表i1、i2、i3。因此，电流icell与基准电流IREF1(见图5)进行比较。如icell小于IREF1，则icell必为i1，而且比较完成。提供一个与i1对应的预定的位模式，作为读出放大器的输出。
如icell大于IREF1，则icell是i2还是i3，由icell是大于还是小于IREF2决定。在进了这种比较之后，产生与通过比较决定的i2或i3相对应的位模式作为输出。因此，当n＝2时，只需要两个电流基准电平和一个非零检测电路来确定由一个单元产生的是4(2n)个电流电平中的哪一个电平。这可以推广到需要2n-2个电流基准电平和一个非零检测电路来确定由一个单元产生的是2n个电流电平中的哪一个电平。
权利要求
1.一种包括读出放大器(例如16)的集成电路，该读出放大器(例如16)用于将2n个输出特征电平编码成n个对应的位模式，该读出放大器(例如16)包括用于将一个输出特征与预定基准电平进行比较的比较器和一个用于将输出特征编码成n个预定的位模式之一的编码器，该读出放大器的特征在于一个非零检测电路，用于在输出特征为零时进行检测，该非零检测电路提供一个输出；2n-2个比较器(例如20)，用于当输出特征为非零值时将将一个输出特征与2n-2个基准电平进行比较，2n-2个基准电平由输出特征的2n个可能电平中的2n-2个非零电平构成，每个比较器(例如20)提供一个输出；一个与非零检测电路及比较器连接的编码器(18)，用于将非零检测电路的输出和比较器的输出编码为n个位模式中对应的一个，该对应的位模式提供从读出放大器的输出，当输出特征由该非零检测电路确定为零时，该位模式输出为预定的缺省位模式。当输出特征为非零值时，该位模式可取由输出是在哪一对基准电平(例如IREF1、IREF2)之间、或输出是大于最大基准电平(例如IREF2)或是小于最小基准电平(例如IREF1)所决定的预定值，因此，为将一个输出特征的2n个电平编码，只需2n-2个基准电平。
2.根据权利要求1所述的集成电路，其特征在于该输出特征是电流。
3.根据权利要求1所述的集成电路，其特征在于比较器(例如20)各由第一晶体管(例如MP1至MPNM2)和第二晶体管(例如MN1至MNNM2)组成，各第一晶体管(例如MP1至MP-NM2)通过一个晶体管(例如MPC)复制输出特性来进行电流反射镜操作，以便复制各比较器(例如20)的输出特征，各第一晶体管(例如MP1至MPNM2)的尺寸大小相对于产生该输出特征的晶体管以一定的系数成比例。
4.一种包括具有信息存储单元(例如Qij)的只读存储器(例如10)的集成电路，各单元(例如Qij)代表多个n位信息组中的一组，各单元(例如Qij)能够提供一个与上述的一个n位组对应的电特征作为输出，一个读出放大器(例如16)与至少一个单元(例如Qij)连接来接收来自上述至少一个单元的电特征，被连接的一个编码器(18)接收来自读出放大器(例如16)的输出，该集成电路的特征在于该读出放大器(例如16)用于当该电特征为非零值时将其与2n-2个基准电平进行比较，以确定该电特征是在2n-2个基准电平中的哪两个电平(例如IREF1、IREF2)之间，或该电特征是大于最大基准电平(例如IREF2)或是小于最小基准电平(例如IREF1)，该读出放大器(例如16)提供该电特征是在2n-2个基准电平中的两个之间或该电特征是大于最大基准电平(例如IREF2)或小于最小基准电平(例如IREF1)的输出指示，如该电特征为零则无输出；编码器(18)当该电特征为零时产生一个预定的n位组，而当该电特征为非零值时产生与读出放大器(例如16)的输出对应的一个预定的n位组。
5.根据权利要求4所述的集成电路，其特征在于该只读存储器(例如10)由单元的行和列组成，至少一个单元(例如Qij)与作为一列单元的读出放大器(例如16)相连接。
6.根据权利要求4所述的集成电路，其特征在于每个单元(例如Qij)存储的信息位数为两位即n＝2，在读出放大器(例如16)产生两个基准电平。
7.根据权利要求4所述的集成电路，其特征在于从每个单元输出的电特征是电流。
8.根据权利要求7所述的集成电路，其特征在于每个单元(例如Qij)由一个具有一个沟道的场效应晶体管组成，该沟道的横截面从2n个预选值选择，以提供与上述的一个n位组对应的电输出。
9.根据权利要求4所述的集成电路，其特征在于每个单元输出的电特征是电压。
10.根据权利要求8所述的集成电路，其特征在于每个单元(例如Qij)由一个具有一个沟道的场效应晶体管组成，该沟道被掺杂成2n个预选掺杂电平之一，以提供与上述的一个n位组对应的电输出。
11.根据权利要求4所述的集成电路，其特征在于该只读存储器(例如10)是可擦的。
全文摘要
本发明公开了一种包括读出放大器(例如16)的集成电路，该读出放大器(例如16)用于将文档编号G11C11/56GK1131800SQ95120890
公开日1996年9月25日 申请日期1995年12月20日 优先权日1994年12月22日
发明者艾伦·L·费希尔 申请人:美国电报电话公司