专利名称：交错式和顺序式计数器的制作方法
技术领域：
本发明涉及计数系统和方法。本发明尤其涉及到一个有能力支持不同计数方案的简化的计数器。
为了获得更高速的系统，制造商们正在生产更专业的电子元件。例如，中央处理单元(CPU)被设计成用来连接线性脉冲串系统或交错脉冲串存储器系统。在一线性脉冲串系统中，其存储器地址按顺序访问的。相反，一交错脉冲串存储器系统中，其存储器地址是非顺序的，或者说是一种交错类型。
另一方面，存储器制造商们仍在继续发展其功能仅限于连接交错脉冲串中央处单元的存储器系统，或是其功能仅在于连接线性脉冲串的中央处理单元的存储器系统。由于种种理由，这种方法是不受欢迎的。首先，需要存储器制造商们为2个有关联相同的存储器系统而设计、生产、装配、并组合不同的设计和布局。还迫使制造商们为那些元件而维持不同的库存设备和供货渠道，因而提高了和每个元件有关的总成本和开支。
这个问题的一个解决方法是在每一个存储器元件上将用于交错式计数电路和用于顺序计数的电路集成在一起。然而，这种解决方法也不受欢迎，因为额外没有用的电路会占用有价值的基底和引线空间，要不然可用来提高存储器容量或能力。
所以，需要一种能适应交错式和顺序计数两种方式的单一的计数器系统。
本发明提供了一种单一的计数器系统，该系统可用于采用交错或顺序计数的装置。因此，不需要在只产生一种单个计数方案的计数器之间进行设计、制造、库存，并选择。
本发明所涉及的计数器有一个被一些输入信号启动的第一计数器，和一个被来自第一计数器的至少一个输出所启动的第二计数器。一个选择性信号输入至第二计数器，来选择是用交错式计数还是用顺序式计数。在一个具体的实施例中，第一计数器被启动，或备有一个启始计数，用信号来表示一个脉冲串长度。这样使得计数器系统可用于一个同步动态的随机存取存储器中(SDRAM)。第一计数器执行每个系统时钟周期的顺序二进制计数。第二计数器也是一个二进制计数器，被来自第一计数器的输出所启动，以产生交错式计数。第二个计数器也可以由时钟信号启动，使其功能等同于一个顺序式计数器。
本发明的结果是一个适应性强能高速运作的计数器系统，使设备很适合于应用诸如可用在交错式或顺序式计数CPU中的存储器。该设备可设有复位功能，使计数复位。更进一步，该系统可以提供输入，该输入能显示一个待执行的具体的计数长度。
尽管本发明对一个与存储器系统一起使用的具体实例进行讨论，但本领域的技术人员将认识到该计数器系统可用于任何一个需要有进行交错计数模式或顺序式计数模式能力的应用中。
为了对本发明的性能和优点作进一步理解，标出标号，结合附图，加强说明。
图1是本发明一个具体实施例的一个计数器系统方框图；图2是一个用于图1所示的计数器系统的脉冲串长度计数器的详细图；图3是用于图2中的脉冲串长度计数器的一个二进制计数器电路图；图4是图1计数器系统的一个Y-地址计数器的电路图；图5是图4中Y-地址计数器的电路图；图6是图2中脉冲串长度计数器的时序曲线图；图7是图4中Y-地址计数器用于脉冲串长度为4的顺序式计数的时序曲线图；以及图8是一个图4中的Y-地址计数器用于脉冲串长度为8的交错式计数的时序曲线图，。
现在，先参考图1对本发明的特性进行描述，图1中示出了本发明的一个计数器系统。计数器系统10包括一个脉冲串长度计数器1，与一个Y-地址计数器2一起工作。2个计数器一起工作产生一些输出信号，包括输出到例如在SDRAM系统中的Y-地址预解码器的Y-地址7。从系统10中输出的Y-地址7可以被以交错式或顺序方式输出。系统10也输出一个用于指示一个脉冲串操作完成的ybst-end信号。计数器系统10根据一些输入，来输出这些信号。
在一个具体的实施例中，脉冲串长度计数器1包括4个被设计成建立一个具体的待计数的脉冲串长度的输入端。这4个输入端BL1、BL2、BL4以及BL8可以由一个方式寄存器或类似的寄存器提供给计数器系统10。如同将要描述的那样，这4个输入端的作用在于建立起一个3位二进制计数器的最大计数。尤其是，如果BL1被设置为“1”而其它所有的输入为一个逻辑“0”，那么，这个脉冲串长度为1，如果BL2是逻辑“1”而其它所有输入为“0”，则脉冲串长度为2。BL4输入端上的逻辑“1”表示了4个计数脉冲串长度。BL8线上为“1”则建立了8的计数长度。本领域技术人员将认识到其它信号序列可被用来表示所希望的计数长度。更进一步，这个希望的计数长度可以被预置或用硬件固化为一个特殊的恒定的长度。可以用一个复位信号或其它方式来使脉冲串长度计数器1复位。
每个计数器1和2都由一个计数增1信号cntinc-t0控制，该信号与系统时钟同步。Y-地址计数器2由continc-t0信号(cntinc-t2)的一个延迟方案来控制。在一个具体的实施例中，用2个反相器5、6，使这个计数增1信号cntinc-t0延迟。选择延迟的时间，使得计数增1信号cntinc-t2的延迟时间和它从脉冲串长度计数器1中输出的信号bcnt0和bcnt1所用的时间相近。因此，在图1所描述的实施例中，计数器2被2个从脉冲串长度计数1中的输出信号所激发或启动。因此，计数器系统10利用一个从外源启动(如一个方式寄存器)的二进制计数器，以及一个被第一计数器输出的信号所启动的第二个二进制计数器。
Y-地址计数器2有一些其它输入。seq-int#信号决定待使用的计数方案类型。例如，在一个具体实施例中，一个seq-int#信号认定高则表示一个顺序式(二进制)计数方案，而认定信号低则表示用了一个交错式计数方案。seq-int#信号，类似输入到脉冲串长度计数器1的脉冲串长度，可从一个方式寄存器或其它类似方法输入。
一个锁存信号也输入到Y-地址计数器2。将讨论的锁存信号用于在Y-地址计数器2所含的锁存器中锁存一个启始地址。在一个描述的具体实施例中，一个启动脉冲串取存的存储器单元的Y-地址被输入Y-地址计数器2中。举个比较简单的例子，如果一个脉冲串从地址数0000开始启动，那么0000将通过Y-地址线输入到Y-地址计数器2中，本领域技术人员将认识到本发明可容纳任何一种地址的长度。更进一步，本领域技术人员还可认识到除了存储器地址，其它数据也可用来启动本发明中的计数器。
当锁存信号(在开始的一个脉冲串周期中)被认定时，在地址线Ya[on]上显示的地址被锁存在Y-地址计数器2中。对此将作进一步讨论，这个启动的Y-地址传送到输出线。多路转换器3、4用于在地址线间作选择。即，对一脉冲串的启动地址而言，多路转换器4将被选择把启动地址直接传送到地址线7。对于脉冲串的顺序计数，多路转换器3用于穿过由Y-地址计数器2产生的地址。
首先，参考图2对脉冲串长度计数器2的工作状态和配置作更详细的描述。在一个脉冲串长度到8的具体实施例中，脉冲串计数器2包括3个按顺序连接的二进制计数器11-13。计数器11，12以及13是有复位能力的二进制计数器，它们在计数增1控制信号cntinc-t0的每一个下降边改变输出信号(A1-A3)。每个计数器接受3个输入信号cntinc-t0信号；一个表示前级计数器的状态facA1-3；以及一个复位信号。facA1-3信号反映了每个前级计数器11-13的输出状态。
因为计数器11是3个计数器中的第一个(即没有前级计数器)，那么信号facA1就和Vdd相连。输入到计数器12的信号facA2和前级计数器11的输出A1相连。输入到计数器13的facA3是计数器11(facA1)和计数器12(facA2)输出的逻辑“与”的结果。这个结果是从000到111上计数的3位二进制计数器。计数器11-13的这种连接方式降低了对于所有计数器各级转换状态需要的时间延迟。特别是，当它们的输入信号facA1-3是逻辑“1”时，每个计数器11-13用相同的延迟时间改变它们的状态(在这个具体实施例中，从计数增1信号cntinc-t0的下降边可测量出)。这个结果使得在一个很高的时钟频率，如60MH2或更高的量级下完成简单的二进制计数。
每个计数器11-13的组成是相同的，并且参考图3是能被理解的。当facAn输入信号也是一个逻辑“1”时，每次增1，或是在cntinc-t0信号的下降边输出一个逻辑“1”信号。每个计数器也设有可允许计数器输出An复位到逻辑“0”的电路。在每个计数器11-13中，一个复位信号线和一个PMOS晶体管63相连。当复位信号认定，PMOS晶体管63导通允许的节点53改变成逻辑“1”。当cntinc-t0信号是逻辑“0”时，复位信号只是被认定。那时，由MOS晶体管70，71组成的传输门是一个开状态。传输门允许节点53的信号通过反相器68，74和76被反相，因而使计数器复位并在输出An产生一个稳定的逻辑“0”信号。这个复位功能与一个脉冲串命令一起定时出现，并确保所有的计数器都彻底地被复位。
图6的时序图上展示了脉冲串长度计数器1的普通函数和工作时序图。在图6的例子中，用的脉冲串长度为4。即，一个方式寄存器或类似装置已经将输入线BL4设置为高态，而BL1、BL2以及BL8则每个都被设置在逻辑“0”位。当BL4是逻辑“1”，图2中的晶体管36导通，而晶体管32，34以及44都关闭。当脉冲串长度计数器1到达第4个时钟周期时，bcnt0(从计数器11输出的)到达高态，bcnt1也同样(从计数器12输出的)。bcnt1和bcnto信号在与门电路37被与在一起，产生一个逻辑“0”，这个逻辑“0”被反相器38反相产生一个逻辑“1”，从而使晶体管35打开(导通)。这样使得节点21放电到地线。下一个cntinc-t0最后打开晶体管42，将节点22置于逻辑“0”。这个信号由反相器45反相并产生一个ybst-end信号，发出使4个计数脉冲串长度结束的信号。
为了产生一个表示一个脉冲串周期结束的信号，脉冲串长度计数器1也产生2个输入到Y-地址计数器2的信号。特别是，中间计数位bcnt0以及bcnt1用于启动Y-地址计数器2。现参考图4可看出，在一个具体的实例中，Y-地址计数器2至少包括3级计数器77，78，79以及一个地址锁存器80。输入地址线上3个最低有效位的Ya0，Ya1，Ya2输入相应的计数器77，78和77。保留地址位Ya[3n]被存入锁存器80中。3个计数器77-79的应用使得脉冲串计数上开到8(即，从000到111)。了解了这些公开的技术后，本领域技术人员将认识到本发明通过在脉冲串长度计数器1和在Y-地址计数器2中提供许多计数器还可以适用于较大的脉冲串长度的情况。
如图5所示产，每个计数器77-79都有常规的配置。这个计数器包括一个设置装置131，一个交错型计数控制装置132，一个顺序型计数控制装置133，以及一个基本计数器装置134。这个基本的计数器装置134和脉冲串长度计数器1中所含的计数器相同。设置装置131用于通过CMOS传输门电路102给节点97设置一个初始Y-地址。在一个脉冲串序列的开始时，当bcnto和bcnts被复位为低状态以及cntine-t2也处于一个低状态时，传输门电路117导通。因此，或非门111输出一个逻辑“1”信号，使反相器112反相为一个逻辑“0”，从而打开传输门电路117。这样使得节点97的初始Y-地址传送到输出线作为ycnt(n)。有一个简单的例子，当启动Y-地址为0000时，ycnto-ycnt2都将输出一个“0”作为起始的Y-地址。一个“0”信号将被锁存于锁存器80中，并以其输出作为初始Y-地址的高有效位。
在脉冲串工作的初始周期后，从每个计数器77-79输出的地址信号，包括由一个交错式计或顺序式计数组成，依选择的计数模式而异。所用的计数模式是由seq-int#信号的认定或非认定来选择的。在一个具体的实例中，当seq-int#是逻辑“1”时，就选择顺序式计数模式。这样使得反相器106输出一个逻辑“0”，关闭传输门电路104并且使节点91处于低状态，实质上禁止了交错式计数控制装置132。
顺序式计数控制装置133包括一个传输门电路107以及一个NMOS晶体管108。每个计数器77-79各包括一个cnt-en输入端，用于防止Y-地址计数器2超出由建立起的脉冲串长度决定的范围下计数。尤其是，如果脉冲串长度是2或更少时，计数器78被禁用；而如果脉冲串长度为4或更少，计数器79被禁用。这是由脉冲串长度输出线BL2和BL4恰如其分地耦合到计数器78和79的cnt-cn输入端来进行的。例如，BL2通过反相器81输入到计数器78。这样，如果计数长度是2，BL2将是一个逻辑“1”，而输入到计数器78的反相信号为逻辑“0”，禁示该计数器计数。然而，尽管计数器不计数，它仍起着地址锁存器的作用，允许将输入地址传送到输出线ycnt[n]。这个过程是允许传输门电路117维持开状态而完成的，尽管此时计数功能被禁用。
图7展示了带有脉冲串长度为4的一个示例的顺序式计数工作的时序图。当用脉冲串长度为4时，输入线BL4被设置在高态，而BL1、BL2和BL8设置在低态。只有当计数器79被BL4的通过非门82的认定禁用时，计数器77，78才能计数。在图7所示的例子中，脉冲串指令在时钟周期T3发出。在这个时候还产生一个锁存信号。它把启始Y-地址的3个最低有效位锁存到计数器77-79中，并且反Y-地址的剩余位(n-3)锁存到锁存器80中。在每个时钟周期都产生一个cntinc-t2信号。在每个cntinc-t2信号的下降边，计数器77和78完成一个顺序式计数，按顺序改变Y-地址的2个最低有效位，直到产生第4个cntine-t2信号。按这种方式，本系统按顺序式计数模式工作。
现在将解释本发明的交错式计数工作状态。在一个具体的实施例中，当seq-int#信号被认定为低态时，本发明按交错式模式计数。交错式计数控制装置132由一个CMOS传输门电路104和一个NMOS晶体管105构成。当seq-int#信号被认定为低态，传输门电路104被打开。顺序式计数控制装置133的传输门电路107被seq-int#、cnt-en或facAn信号线上任一个逻辑“0”所禁止。当顺序型计数控制装置133被禁止时，cntinc-t2控制信号对任何一个计数器77-79的工作没有任何影响。取而代之，输入信号bcnt，bcnto和bcnt1控制每一个计数器77-79的计数。信号bcnt0是脉冲串长度计数器1的最低有效位，而信号bcnt1是脉冲串长度计数器的次低有效位。
当今的许多处理器都通常参考“英特尔交错”而利用一个交错式计数序列。这种序列具有表1所示的通常格式。
图8的时序图上示出了本发明用一个具有脉冲串长度为8的交错型计数模式的工作。即，BL8位被设置为“1”(例，通过一个模式寄存器)，而BL1、BL2和BL4位设置成“0”。这样启动了脉冲串计数器1中所有的计数器级11-13。在图8所示的示例工作中，启始地址是110，在时钟周期T3发出一个脉冲串指令。在周期T3还认定了一个锁存信号。它将启动Y-地址的最低有效位锁存到Y-地址计数器2的锁存器80中。在每个时钟周期中，都产生计数增1信号cntinc-t0和cntinc-t2。cntinc-t0信号驱动脉冲串长度计数器1中的计数器11-13，使其产生计数信号bcnt0-bcnt2。这个计数是一个增1型二进制计数。
当锁存信号被认定时，在一个时钟周期T3中，输入到Y-地址计数器2的起始Y-地址传送至输出线。因为起始地址是110，只有输出地址的最低有效位被认定(即，ycnto是逻辑“1”，而ycnt1和Ycnt2是逻辑“0”)。在下一个cntinc-t2信号的下降边，计数开始(在T3周期)。ycnto信号在每个时钟周期都在0与1之间触发，而ycnt1信号在每两个时钟周期触发。由bcnt1信号启动的Ycnt2信号在每个第三时钟周期触发。结果是产生一个Y-地址上有3个低位的交错式计数序列。当第八次计数到达时，脉冲串长度计数器1发出一个ybst-end信号结束这个脉冲串。然后系统复位，为下一个脉冲串序列作准备。
综上所述，本发明提供一种单一的集成计数器，用于需要顺序式和交错式计数的应用中。该系统以最低限度的传送延时来完成计数，并且使设备适合于需要高速计数的应用，如同步动态随机存取存储器。本领域技术人员可认识到该计数器系统可用于任何一种需要交错式和顺序式计数的应用中。更进一步，通过对本说明书所披露的具体实施例进行适当修改，该系统还可用于任意长度的计数。
因此，本发明所披露的内容意在解释，而不是限制在权利要求书中所记述的本发明的保护范围。
权利要求
1.一个计数器系统，其特征在于，该系统包括一个第一计数器；一个和来自所述的第一计数器的至少一个第一个输出相连的第二计数器，所述的第二计数器产生一个输出计数；以及一个选择信号，输入到所述的第二计数，用于在一个交错输出计数和一个顺序输出计数之间进行选择。
2.根据权利要求1所述的计数器系统，其特征在于所述的第二计数器还包括一个锁存器。
3.根据权利要求1所述的计数器系统，其特征在于所述的第一计数器还包括用于确定计数长度的至少一个第一输入线。
4.根据权利要求1所述的计数器系统，其特征在于所述的第一计数器还包括一条用于将所述第一计数器复位的复位线。
5.根据权利要求1所述的计数器系统，其特征在于所述的第一、第二计数器是三位二进制计数器。
6.根据权利要求1所述的计数器系统，其特征在于所述的第一计数器产生一个三位二进制计数，所述的第二计数器和所述的三位二进制计数的2位最低有效位相连。
7.一种在数字系统中产生计数序列的方法，该方法包括以下各步骤在第一计数器中，产生第一顺序的二进制计数；将所述的第一顺序的二进制计数的至少一位最低有效位输入到第二计数器中；为所述的第二计数器选择一个输出格式；在所述的选择的计数模式的基础上产生第二输出计数。
8.根据权利要求7所述的方法，其特征在于所述的选择的输出计数格式是顺序的计数。
9.根据权利要求7所述的方法，其特征在于所述的选择的输出计数格式是交错的计数。
10.根据权利要求7所述的方法，更进一步包括以下各步骤将一个脉冲串计数长度输入所述的第一计数器；重复所述的产生所述第一输出计数和第二输出计数的步骤直至达到所述的脉冲串长度。
11.一种用于产生一系列n位地址信号的脉冲串长度计数器系统，所述的系统有n位启始地址输入，其特征在于，该系统包括一个具有可复位的计数长度的第一二进制计数器，所述的第一二进制计数器在每个输入时钟信号的周期计数并且产生输出计数；一个二进制计数器，具有和所述的第一二进制计数器中的所述的输出计数的最小有效位相连的输入，并且接收所述启始地址的至少3个最小有效位，所述的第二二进制计数器产生输出地址的至少三位部分；选择装置，和所述的第二二进制计数器相连，用于为所述的计数器系统选择输出计数格式；锁存装置，用于接收所述启始地址的最高有效位；以及组合装置，用于将所述的输出地址的三位部分，与所述的启始地址的所述的最高有效位的组合，从而产生一个n位输出地址，所述的第二二进制计数器在由所述的选择装置选择的输出计数格式的基础上产生输出计数。
12.根据权利要求11所述的计数器系统，其特征在于所述的可复位计数长度等于8。
全文摘要
公开一种计数器系统,具有由数个输入信号启动的第1计数器(1),和由来自第1计数器的至少一个第一输出启动的第二计数器(2)。选择信号被输入到第二计数器,以选择或使用交错式计数或使用顺序式计数。
文档编号G11C11/408GK1171867SQ95197219
公开日1998年1月28日 申请日期1995年12月29日 优先权日1995年1月3日
发明者吴钟勋 申请人:现代电子美国公司