专利名称：脉冲串长度检测电路的制作方法
技术领域：
本发明总的涉及半导体存储器，如同步动态随机存取存储器(以下称作同步DRAM)用的脉冲串电路。特别涉及能检测脉冲串结束时间点的不用常规的确定逐个操作循环数的脉冲串长度计数器的脉冲串长度检测电路。
通常，为了有效地进行逐位读写操作，同步DRAM以脉冲串模式操作。换言之，在脉冲串模式中，为了进行逐位读写操作，同步DRAM响应一个外部输入的地址信号产生至少一个内部地址信号，由此提高操作速度。用术语“脉冲串长度”来表示以脉冲串模式连续操作的次数。例如当脉冲长度是4和输入地址信号是An时，即使实际上没有任何外部地址信号输入，同步DRAM如同逐位输入的地址信号是与连续输入时钟相应的An，An+1，An+2和An+3那样操作。
图1是常规脉冲串长度检测电路的一个实例的电路图。如该图所示，常规脉冲串长度检测电路包括一个计数电路20，它有初始值0，计数来自时钟信号输入线1的外部时钟信号clk；一个比较电路30，用于比较来自计数电路20的输出信号与来自译码器(未画出)的脉冲串长度信号，它译解与脉冲串长度有关的外部数据，并根据比较结果产生脉冲串结束信号“burst-end”；一个延迟电路10，用于按预先确定的时间周期延迟来自时钟信号输入线1的外部时钟信号clk，并将所述延迟时钟信号提供给比较电路30；和一个脉冲串信号发生电路40，用于在来自比较电路30的脉冲串结束信号burst-end施加时，根据来自输入线2的外部脉冲命令信号cmd-sig的施加产生一个脉冲串模式信号burst-sig。
计数电路20包括第1计数器，它改变来自时钟信号输入线1的外部时钟信号clk的下降边缘处的输出状态，产生一个计数信号cnt-1；一个第2计数器，它与第1计数器的输出端连接，改变来自第1计数器的计数信号cnt-1的下降边缘处的输出状态，产生一个计数信号cnt-2；一个第3计数器，它与第2计数器的输出端连接；改变来自第2计数器的计数信号cnt-2的下降边缘处的输出状态，产生计数信号cnt-3；一个第4计数器，它与第3计数器的输出端连接，改变来自第3计数器的计数信号cnt-3下降边缘处的输出状态，产生一个计数信号cnt-4。第1至第4的计数器，每个均有初始值0。
比较电路30包括连接在节点N2和N3之间的NMOS晶体管Q3，连接在节点N2与N4之间的NMOS晶体管Q5，连接在节点N2与N5之间的NMOS晶体管Q7，和连接在节点N2与N6之间的NMOS晶体管Q9。NMOS晶体管Q3有一栅，用于输入一个来自译码器的输出信号bl1，其脉冲串长度表示为1。NMOS是体管Q5有一栅，用于输入来自译码器的输出信号bl2，其脉冲串长度表示为2。NMOS晶体管Q7有一栅，用于输入来自译码器的输出信号bl4，其脉冲串长度表示为4。最后，NMOS晶体管Q9有一栅，用于输入来自译码器的输出信号bl8，其脉冲串长度表示为8。
比较电路30还包括连接在节点N3与接地电压源Vss之间的NMOS晶体管Q4，连接在节点N4与接地电压源Vss之间的NMOS晶体管Q6，连接在节点N5与接地电压源Vss之间的NMOS晶体管Q8，连接在节点N6与接地电压源Vss之间的NMOS晶体管Q10。NMOS晶体管Q4有用于输入来自第1计数器的计数信号cnt-1的栅。NMOS晶体管Q6有用于输入来自第2计数器的计数信号cnt-2的栅。NMOS晶体管有用于输入来自第3计数器的计数信号cnt-3的栅。最后，NMOS晶体管Q10有用于输入来自第4计数器的计数信号cnt-4的栅。
而且，比较电路30包括连接在供压电源Vdd与节点N1之间的PMOS晶体管Q1，连接在节点N1与N2之间的NMOS晶体管Q2，和连接在节点N1与脉冲串信号发生电路40之间的反相器31。PMOS晶体管Q1和NMOS晶体管Q2有用于共同输入来自延迟电路10的输出信号clk-d的栅。
脉冲串信号发生电路40包括用于反相来自输入线2的外部脉冲指令信号cmd-sig的反相器41，连接在供压电源Vdd与输出节点23之间的PMOS晶体管Q11，和连接在输出节点N7与接地电压源Vss之间的NMOS晶体管Q12.PMOS晶体管Q11有用于输入来自反相器41的输出信号的栅。此外，NMOS晶体管Q12有用于输出来自比较电路30的脉冲结束信号burst-end的栅。
以下将结合图2说明有上述结构的常规脉冲串长度检测电路的操作。
图2是说明常规脉冲串长度检测电路操作的定时图。例如，在译码器译解表示脉冲串长度为4的外部数据时，将已译解的信号输出提供给比较电路30，NMOS晶体管Q7的栅加高电平信号，NMOS晶体管Q3，Q5和Q9的栅加低电平信号。结果，NMOS晶体管Q7变成导通，NMOS晶体管Q3，Q5和Q9变成截止。此时，如图2的(c)所示，若反相器41使来自输入线2的外部脉冲串命令信号cmd-sig反相，并加到PMOS晶体管Q11的栅上，PMOS晶体管Q11导通，由此使连接到节点N7的输出线42达到高电平。结果，产生如图2(F)所示的脉冲串模式信号burst-sig，允许当前状态进入脉冲串模式。而且，如图2(A)所示，延迟电路10按预定时间周期延迟来自时钟信号输入线1的外部时钟信号clk，并将已延迟的时钟信号clk-d，如图2的(B)所示，加到比较电路30。当来自延迟电路10的已延迟过的时钟信号clk-d是高电平时，比较电路30中的NMOS晶体管Q2导通。结果，节点N2不连接到地电压源Vss，直到来自第3计数器的高电平信号加到NMOS晶体管Q8的栅为止。结果，节点N1的电压被反相器31反相，并加到脉冲串信号发生电路40中的NMOS晶体管Q12的栅上，由此，使NMOS是体管Q12截止。
另一方面，来自第3计数器的计数信号cnt-3是高电平的瞬间，节点N2接到地电压源Vss，由此使比较电路30提供一个高电平脉冲信号或脉冲串结束信号burst-end，如图2的(E)所示，给脉冲串信号发生电路40中的NMOS晶体管Q12的栅。此时，脉冲串结束信号burst-end与时钟信号有相同的脉冲宽度。按此方式，如图2的(F)所示，脉冲信号发生电路40根据来自输入线2的外部脉冲串命令信号Cmd-Sig产生高电平的脉冲串模式信号burst-sig，直到加来自比较电路30的脉冲串结束信号burst-end使NMOS晶体管Q12导通为止。
结果，外部地址信号作为初始值加到内部地址发生电路(未画出)，并译解来自内部地址发生电路的输出信号，因而能保持脉冲串模式，直到执行四个读写操作为止。
然而，上述常规脉冲串长度检测电路的缺点是，增大了芯片面积，并在操作中引起功耗，因为，它包括用于脉冲串长度检测的计数电路和产生内部地址用的计数电路。
为克服上述问题，本发明的目的是，提供一种脉冲串长度检测电路，它能不用脉冲串长度检测计数器检测脉冲串结束时间点，由此减小芯片面积和功耗。
按本发明，提供一种脉冲串长度检测电路，它包括至少两个存储装置，每个存储装置存储至少两个外部地址信号中的相应的一个；至少两个内部地址信号发生装置，每个内部地址信号发生装置输入至少两个外部地址信号中的相应的一个作为其初始值，并按时钟信号使其顺序增大1，以顺序发生内部地址信号；至少两个比较装置每个比较装置按控制信号操作，比较来自至少两个内部地址信号发生装置的相应一个输出信号与来自至少两个存储装置的相应一个装置的输出信号；多个逻辑装置，用于对来自至少两个比较装置的输出信号执行逻辑操作，检测脉冲串结束时间点；和脉冲串信号发生装置，用于按规定的逻辑值发生脉冲串模式信号，与外部脉冲串命令信号和来自逻辑装置的脉冲串结束信号响应。用该脉冲串长度检测电路能完成本发明的上述目的和其它目的。
从以下结合附图所作的详细说明中，会更清楚地理解本发明的上述目的和其它目的，以及发明的特征和优点。
图1是说明常规脉冲串长度检测电路的电路图，图2是说明常规脉冲串长度检测电路的操作的定时图；图3是说明按本发明的脉冲串长度检测电路的结构的方框图；图4是图3中第1内部地址信号发生器的详细电路图。
图5是图3中第1寄存器的详细电路图；图6是图3中第1比较器的详细电路图；图7是图3中逻辑电路的详细电路图；图8是说明按本发明的脉冲串长度检测电路的操作的定时图；参见图3，用方框图形式画出按本发明的脉冲串长度检则电路的结构。该附图中有些部件与图1所示的有些部件相同。因而，用同一数字表示相同的部件。
如图3所示，脉冲串长度检测电路包括时钟信号输入线1、11、21、……，它们分别用于输入外部不同的时钟信号；地址信号输入线4、14、24、……，用于分别输入外部地址信号A0，A1，A2……；用于输入外部控制信号组的第1控制线3；按来自第1控制线3的控制信号组操作的第1内部地址信号发生器5，用于输出来自地址信号输入线4，14，24，……的外部地址信号A0，A1，A2……中的至少最低有效位地址信号A0作为其初始值，以发生内部地址信号；连接到第1地址输入线4的第1寄存器6，用于按预定时间周期按来自第1控制线3的控制信号组存储来自第1地址输入线4中的最低有效位地址信号A0；第1比较器7，用于比较来自第1内部地址信号发生器5和第1寄存器6的输出信号以响应于来自第2控制线13的控制信号；和第1输出线8，用于将来自第1内部地址信号发生器5的内部地址传输给预解码器(predecoder)或译码器(未画出)。
脉冲串长度检测电路还包括与第1内部地址信号发生器5有相同结构的内部地址信号发生器15，25……。脉冲串长度检测电路包括与第1寄存器6有相同结构的寄存器16，26……。脉冲串长度检测电路还包括与第1比较器7有相同结构的比较器17，27……。
脉冲串长度检测电路还包括按来自比较器7，17，27……的输出信号执行AND(与)操作的逻辑电路，以发生图8中(D)所示的脉冲串结束信号burst-end。脉冲串信号发生电路40，用于按来自输入线2的如图8中(B)所示的外部脉冲串命令信号Cmd-Sig和来自逻辑电路50的如图8中(D)所示的脉冲串结束信号brust-end产生脉冲串模式信号brust-sig。
参见图4，给出了图3中第1内部地址信号发生器5的详细电路图。第1内部地址信号发生器5按来自第1控制线3的控制信号组操作，以输入来自第1地址信号输入线4的外部最低有效位地址信号A0作为其初始值。然后，第1内部地址信号发生器5执行计数操作，使外部最低有效位地址信号A0增大1，按来自第1时钟信号输入线1的外部时钟信号发生内部地址信号。第1内部地址信号发生器5是已知技术，因此，省去对它的详细说明。图3中其余的内部地址信号发生器15，25……按第1内部地址信号发器5相同的方式构成。
参见图5，它展示出图3中第1寄存器6的详细电路图。第1寄存器6适于按来自第1控制线3的控制信号组以预定的时间周期锁存来自第1地址信号输入线4的最低有效位地址信号A0。第1寄存器6是公知技术，因此省去对它的详细说明。图3中其余寄存器16，26……与第1寄存器6有相同结构。
参见图6，它展示出图3中第1比较器7的详细电路图。第1比较器7包括用于输入来自第1内部地址信号发生器5和第1寄存器6的输出信号的“与非门”73；用于输入来自第1内部地址发生器5和第1寄存器6的输出信号的“或非门”74；一个反相器75，用于使来自“NOR”门的输出信号反相；以及一个3-输入端“NAND”门76，用于输入来自NAND门73的输出信号、反相器75的输出信号和第2控制线13的控制信号。图3中其余的比较器17，27……与第1比较器7的结构相同。因此省去对它的详细说明。当第2控制线13的控制信号是高电平，而来自第1内部地址信号发生器5和第1寄存器6的输出信号有相同电平时，3-输入与非门76适于给逻辑电路50输出一高电平信号。
以下将更详细说明以脉冲串长度为基础的3-输入“与非门”76的操作。
例如，当脉冲串长度为1时，第1比较器7中的3-输入与非门76被施加来自第2控制线13固定在低电平的控制信号，由此，总是使第1比较器7给逻辑电路50输出一高电平信号。结果，由于没出现任何内部地址信号变化，因此执行包括按外部地址信号操作在内的两个循环操作。
当脉冲串长度为4时，第3比较器27中的3-输入与非门76被施加来自第4控制线33的固定在低电平的控制信号，由此总是使第3比较器27给逻辑电路50输出一高电平信号。但是，来自第2和第3控制线13和23的固定在其高电平的控制信号分别加给第1和第2比较器7和17中的3-输入“与非门”76，结果，当来自第1内部地址信号发生器5和第1寄存器6的输出信号的电平相同时，第1比较器7给逻辑电路50输出高电平信号。而且，当来自第2内部地址信号发生器15和第2寄存器16的输出信号有相同电平时，第2比较器17输出高电平信号给逻辑电路50。结果执行3个循环操作。
参见图7，它示出图3中逻辑电路50的详细电路图。该图中示出的逻辑电路50包括用于“与非”来自第1和第2比较器7和17的输出信号的第1“与非门”43，和用于反相来自第1“与非门”43的输出信号的第1反相器44。
逻辑电路50还包括用于“与非”来自第1反相器44的输出信号和来自第3比较器27的输出信号的第2“与非门”46，和用于反相第2与非门46的输出信号的第2反相器。按此方式，逻辑电路50包括的与非门和反相器的数量与比较器的数量相同。图7中，当第1到第3比较器7，17和27的输出信号均是高电平时，第2反相器47发生高电平脉冲串结束信号burst-end，指示脉冲串模式已结束。然后第二反相器47输出脉冲串结束信号burst-end给脉冲串信号发生电路40。
以下将参见图8A到8E更详细地说明按本发明的有上述结构的脉冲串长度检测电路的操作。
图8是说明按本发明的脉冲串长度检测电路的操作的定时图。为便于说明，假定脉冲串长度是4。来自第1控制线3的高电平外部控制信号组同时加到第1至第3内部地址信号发生器5，15和25上。此时，来自第1控制线3的控制信号组有窄脉冲宽度。而且，来自第1和第2地址输入线4和14的高电平外部地址信号A0和A1分别加于第1和第2内部地址信号发生器5和15。而且，来自第3地址输入线24的低电平外部地址信号A2加给第3地址信号发生器25。
第1内部地址信号发生器5输入来自第1地址输入线4的地址信号A0作为其初始值，然后，根据来自第1时钟信号输入线1的外部时钟信号clk顺序使它增加1。如图8中(A)所示。结果，第1内部地址信号发生器5顺序发生第1内部地址信号A0+1，A0+2，……，然后，第1内部地址信号发生器5通过第1输出线8给第1比较器7和前置译码器(未画出)提供产生的第1内部地址信号。
第2内部地址信号发生器15输入来自第2地址输入线14的地址信号A1作为其初始值，然后，按来自第2时钟信号输入线11的外部时钟信号顺序增大1，它有来自第1时钟信号输入线1的外部时钟信号clk的周期长度的两倍长度。如图8中(A)所示。结果，第2内部地址信号发生器15顺序发生总和的第2内部地址信号A1+1，A1+2……，然后，第2内部地址信号发生器15通过第2输出线18给第2比较器17和前置译码器(未画出)提供所产生的第2内部地址信号。
第3内部地址信号发生器25输入来自第3地址输入线24的地址信号A2作为其初始信号，然后，按来自第3时钟信号输入线21的外部时钟信号顺序增加1，它的长度是来自第1时钟信号输入线1的外部时钟信号的周期长度的4倍；如图8中(A)所示。结果，第3内部地址信号发生器25顺序发生总的第3内部地址信号A2+1，A2+2……，然后，第3内部地址信号发生器25通过第3输出线28给第3比较器27和前置译码器(未画出)提供所产生的第3内部地址信号。
第1至第3寄存器6，16和26存储来自第1至第3地址输入线4的地址信号A0，A1和A2。其中14和24根据接收的控制信号分别设定在来自第1控制线3的高电平。然后，第1至第3寄存器6，16保留在其浮动态。
当来自第1内部地址信号发生器5和第1寄存器6的输出信号的电平相同时，按接收的来自第2控制线13的高电平控制信号，第1比较器7输出高电平信号给逻辑电路50。
而且，当来自第2内部地址信号发生器15和第2寄存器16的输出信号有相同电平时，按接收的来自第3控制线23的高电平控制信号，第2比较器17输出高电平信号给逻辑电路50。
来自第4控制线33的低电平控制信号加给第3比较器27。结果，第3比较器27总要给逻辑电路50输出高电平信号，而与来自第3内部地址信号发生器25和第3寄存器26的输出信号的逻辑电平无关。
结果，在第1和第2比较器7和17输出高电平信号的瞬间，逻辑电路50发生高电平脉冲串结果信号burst-end，如图8的(D)所示，并将其供给脉冲串信号发生电路40。
脉冲器信号发生电路40产生高电平脉冲串模式信号burst-sig，如图8的(E)所示，从加来自输入线2的外部脉冲串命令信号cmd-sig起直到加来自逻辑电路50的脉冲串结果信号burst-end止，NMOS晶体管Q12导通。因而，脉冲串模式能保持到包括按外部地址信号执行操作在内的四个循环操作为止。
正如从上述说明中看到的，按本发明的脉冲串长度检测电路能够不用脉冲串长度检测器而检测脉冲串结束时间点。因而，按本发明的脉冲串长度检测电路能减小芯片面积和功耗。
尽管为了说明而公开了本发明的优选实施例。本领域技术人员将会发现，还会有各种改善，添加和改型，但它们均不脱离所附权利要求保护的本发明的范围和精神。
权利要求
1.一种脉冲串长度检测电路，它包括至少两个存储装置，每个存储装置存储至少两个外部地址信号中的相应一个；至少两个内部地址信号发生装置，每个所述内部地址信号发生装置输入至少两个外部地址信号中的相应一个作为其初始值，并按时钟信号顺序增大1，以顺序发生内部地址信号；至少两上比较装置，每个所述比较装置按控制信号操作，比较来自至少两个所述内部地址信号发生装置中的相应一个的输出信号与来自至少两个所述存储装置中的相应一个存储装置的输出信号；多个逻辑装置，按来自至少两个所述比较装置的输出信号执行逻辑操作以检测脉冲串结束时间点；和多个脉冲信号发生装置，按外部脉冲串命令信号和来自所述逻辑装置的脉冲串结束信号发生规定的逻辑值的脉冲串模式信号。
2.按权利要求1的脉冲串长度检测电路，其特征是，至少两个所述比较装置的每个装置包括“与非门”，用于输入来自所述相应的内部地址信号发生装置和存储装置的输出信号；“或非门”，用于输入来自所述相应的内部地址信号发生装置和存储装置的输出信号；反相器，用于反相来自“或非门”的输出信号；3-输入“与非门”，用于输入来自所述“与非门”的输出信号、输入来自所述反相器的输出信号和控制信号。
3.按权利要求1的脉冲串长度检测电路，其特征是，所述逻辑装置包括多个“与”门，“与”门的构成方式是，所述多个“与”门中的第1“与”门“与”来自至少两个所述比较装置的两个导引输出信号，所述多个“与”门中的第2“与”门“与”来自所述第1“与”门的输出信号和来自7以下多个比较装置的输出信号。
4.按权利要求1的脉冲串长度检测电路，其特征是，所述脉冲信号发生装置包括反相器，用于反相外部脉冲串命令信号；PMOS晶体管，它连接在供压电源与输出线之间，所述PMOS晶体管有用于输入来自所述反相器的输出信号的栅；和NMOS晶体管，它连接在所述输出线与地电压源之间，所述NMOS晶体管有用于输入来自所述逻辑装置的脉冲串结束信号的栅。
全文摘要
脉冲长度检测电路，包括至少两个寄存器，至少两个内部地址信号发生器，至少两个比较器，一个逻辑电路以及一个脉冲信号发生电路。
文档编号G11C11/407GK1143281SQ96106748
公开日1997年2月19日 申请日期1996年7月1日 优先权日1995年6月30日
发明者李在真 申请人:现代电子产业株式会社