专利名称：中间电压发生电路及含有该电路的非易失半导体存储器的制作方法
技术领域：
本发明涉及一种向存储单元的栅极、漏极等提供各种大小电压用的中间电压发生电路。
以往，EPROM、EEPROM等非易失半导体存储器如表1所示，读出、编程(写入)、擦除、验证等动作需有各种大小的电压。
(表1)
例如，存储单元的控制栅极电压Vg，编程动作设定为10V，擦除动作设定为-10V，验证动作设定为3.5V、5V或7.5V。
而NOR型(异或型)快闪存储器等近些年的非易失半导体存储器，做到以3.3V的单一电源替代以往5V和12V两个电源。用3.3V单一电源时，表1所示的各种电压由LSI(大规模集成电路)内部的充电泵电路产生。
也就是说，采用3.3V单一电源的非易失半导体存储器中，以3.3V为基准高速且高精度地产生规定电压，高速并正确地进行编程动作、验证动作等成为课题。
作为要求高速切换电压模式的一个例子，考虑自动编程模式。
图23示出自动编程模式的流程图。
在这种自动编程模式中，首先进行地址设定，然后连续进行编程和验证。验证结果否定时，就再次进行编程，验证结果肯定时，便进行恢复，返回至原来的状态。
这时，例如字线电压Vg连续变化如下5V(地址设定时→{10V(编程时)7.5V(验证时)重复规定次数}→5V(恢复时)。
为了在短时间内执行自动编程模式，需要高速进行这种电压的变动。
图24示出发生各种大小电压的电压发生系统。
充电泵电路11产生升压电压VPP，基准电压发生电路12产生基准电压VREF。中间电压发生电路13以基准电压VREF基准，由升压电压VPP产生具有各种值的输出电压VOUT。
以往基准电压发生电路12有齐纳二极管型和Widlar型BGR(Band GapReference Circuit带隙基准电压发生电路)等。
图25示出齐纳二极管型基准电压发生电路。该基准电压发生电路由电流源14和齐纳二极管15构成。但这种基准电压发生电路需要较高的电压，因而有不利于LSI低电压化的缺点。
图26示出Widlar型BGR。该基准电压发生电路由双极型晶体管16～19、电阻20～22和电流源23构成。但该基准电压发生电路有双极型晶体管16～19。具体来说，将双极型晶体管制造工艺编入MOS晶体管制造工艺较为困难，有通用性较差的缺点。虽然也可以利用可由CMOS制造工艺制作的寄生双极型晶体管，但这种寄生双极型晶体管的特性随势阱浓度等有较大变化，因而不现实。
图27示出一例现有中间电压发生电路的构成。
电流镜(カレソトミラ-)型差动放大电路31的负输入端子输入一基准电压VREF，其输出端子连接有上拉用P沟道MOS晶体管TP1的栅极。MOS晶体管TP1的栅极与接地点之间连接有N沟道MOS晶体管TN1。
MOS晶体管TP1的源极输入一充电泵电路的升压电压VPP，从漏极输出一输出电压VOUT。MOS晶体管TP1的漏极与接地点之间串联连接有电阻R1、R2和并联连接的MOS晶体管TP2、TN2。
电阻R1与电阻R2的连接点B与差动放大电路31的正输入端子连接。
MOS晶体管TP1的漏极与接地点之间串联连接有N沟道MOS晶体管TN3和耗尽型N沟道MOS晶体管DN1。MOS晶体管DN1的栅极和源极互相连接。
MOS晶体管TN1、TP2的栅极输入控制信号SEAN，MOS晶体管TN2、TN3的栅极则输入控制信号/SEAN。
具有上述构成的中间电压发生电路，构成为由电流镜型差动放大电路31检测并放大基准电压VREF与连接点B电压VB的电压差，通过该差动放大电路31的输出，驱动上拉用P沟道MOS晶体管TP1，使输出电压VOUT保持恒定。
该中间电压发生电路的输出电压VOU与连接点B电压VB之间具有如式(1)所示的关系。
(R2×VOUT)/(R1+R2)＝VB(1)其中，R1、R2分别为电阻R1、R2的电阻值。
具体来说，若VB＝VREF，则输出电压VOUT为恒定值。而且，即便升压电压VPP值有波动致使输出电压VOUT或多或少变动，也可以通过将该变动量反馈给差动放大电路31，使输出电压VOUT立即稳定为恒定值。
而且，上拉用P沟道MOS晶体管TP1流过亚阈值漏电流造成输出电压VOUT上升是由耗尽型N沟道MOS晶体管ND1来防止的。具体来说，这是因为耗尽型MOS晶体管DN1不依赖于升压电压VPP，充当流过恒定电流的恒定电流源的缘故。
不使该中间电压发生电路动作时，将控制信号SAEN设定为H电平就行。
控制信号SAEN为H电平时，MOS晶体管TN1处于导通状态，MOS晶体管(传输门)TP2、TN2和MOS晶体管TN3处于截止状态。具体来说，差动放大电路31的输出节点A为接地电压VSS，MOS晶体管TP1总是处于导通状态。而MOS晶体管TP2、TN2、TN3为截止状态，因而输出电压VOUT为升压电压VPP。
而使该中间电压发生电路动作得到规定输出电压VOUT时，将控制信号SAEN设定为L电平就行。
若将控制信号SAEN设定为L电平，MOS晶体管TN1便处于截止状态，MOS晶体管(传输门)TP2、TN2和MOS晶体管TN3便处于导通状态。
这时，输出节点C充电至升压电压VPP，因而有电流从输出节点C经MOS晶体管TP2、TN2和电阻R1、R2流至接地点。
控制信号SAEN变为L电平之后，接点B的电压VB便比基准电压VREF大，因而差动放大电路31输出H电平电压，使上拉用MOS晶体管TP1维持截止状态。
因而，输出节点C的电荷逐步放电。而且，接点B的电压VB等于基准电压VREF时，由该中间电压发生电路输出恒定输出电压VOUT。
但这种现有中间电压发生电路，使输出节点C处电荷放电的路径以经过电阻R1、R2的路径为主。
具体为说，为了减小消耗功率，将电阻R1、R2的电阻值设定得较高的话，便有输出节点C充电至升至电压后，放电至规定输出电压VOUT所需时间较长的缺点。
反之，为了高速获得规定输出电压VOUT将电阻R1、R2的电阻值设定得较小的话，就有消耗电流增大的缺点。
象这样，现有中间电压发生电路，低消耗功率要求和高速要求属于折衷关系，有无法充分满足两者要求的缺点。
图28示出另一侧现有中间电压发生电路的构成。
电流镜型差动放大电路31的负输入端子输入基准电压VREF，其输出端子连接有上拉用P沟道MOS晶体管TP1的栅极。该差动放大电路31由使能信号ENA控制，使能信号ENA为H电平时，便能够动作。
MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，由漏极输出一输出电压VOUT。MOS晶体管TP1的漏极与接地点之间串联连接有电阻R1、R2。电阻R1与电阻R2的接点B与差动放大电路31的正输入端子连接。
MOS晶体管TP1的漏极与接地点之间连接有N沟道MOS晶体管TN4。该MOS晶体管TN4的栅极输入反相使能信号/ENA。
MOS晶体管TP1的漏极与接地点之间还连接有N沟道MOS晶体管TN5。该MOS晶体管TN5规模做得较小，专用于防止因过冲、亚阈值漏电流、与电源的电容耦合等所造成的输出电压VOUT的上升。
MOS晶体管TP1的漏极与接地点之间又连接有电容器C1。设置该电容器C1用于对差动放大电路31的反馈回路补偿相位延迟，使输出电压VOUT稳定。
具有上述构成的中间电压发生电路，构成为由电流镜型差动放大电路31检测和放大基准电压VREF与接点B电压VB的电压差，由该差动放大电路31的输出驱动上拉用P沟道MOS晶体管TP1，保持输出电压VOUT恒定。
该中间电压发生电路的输出电压VOUT与接点B电压VB之间具有上述式(1)所示的关系。
具体来说，若VB＝VREF，则输出电压VOUT为恒定值。而且，即便升压电压VPP值有波动致使输出电压VOUT或多或少变动，也可以通过将该变动量反馈给差动放大电路31，使输出电压VOUT立即稳定为恒定值。
而且，利用规模较小的N沟道MOS晶体管TNS防止因过冲、与电源的电容耦合、上拉用P沟道MOS晶体管TP1的亚阈值电流等所造成的输出电压VOUT的上升。也就是说，MOS晶体管TN5具有总使输出电压VOUT下降的作用。
差动放大电路31具有一由与MOS晶体管TP1匹配得很好的P沟道型MOS晶体管所构成的电流镜电路，以驱动P沟道型MOS晶体管TP1。具体来说，差动放大电路31的电流镜电路由与该差动放大电路31所驱动的MOS晶体管相同导电型的MOS晶体管构成。
由此，中间电压发生电路的截止特性较好，而且稳定时的误差较小。
电容器C1具有对差动放大电路31的反馈回路补偿相位延迟，稳定输出电压VOUT的作用。
不使该中间电压发生电路动作时，将使能信号ENA设定为L电平就行。
使能信号ENA为L电平时，差动放大电路31的输出结点A的电压等于电源电压VDD，P沟道型MOS晶体管TP1处于截止状态。而且，栅极输入反相使能信号/ENA的N沟道型MOS晶体管TN4处于导通状态，故而输出电压VOUT为接地电压VSS。
而使该中间电压发生电路动作以获得规定输出电压VOUT时，将使能信号ENA设定为H电平就行。
使能信号ENA设定为H电平的话，P沟道型MOS晶体管TP1处于导通状态，N沟道型MOS晶体管TN4处于截止状态。
这时，由充电泵电路向输出节点C提供电流，输出节点C的电压为恒定的输出电压VOUT。
但这种现有中间电压发生电路，其缺点在于，如图29所示，输出电压VOUT振荡至输出电压VOUT稳定为恒定值需要相当的时间。
这样，以往的缺点在于，无法同时满足中间电压发生电路低消耗功率要求和高速要求，而且由于输出电压振荡，难以使该输出电压高速稳定为恒定电压。
本发明正是为了解决上述缺点，其第一目的在于提供一种其中间电压发生电路可同时满足高速化和低消耗功率的非易失半导体存储器。其第二目的在于提供一种其中间电压发生电路可抑制输出电压振荡，可高速稳定地输出恒定电压的非易失半导体存储器。
为达到上述目的，本发明的中间电压发生电路，包括以规定比值对输出节点的输出电压分压的第一分压手段；输入基准电压与所述第一分压手段所分得电压的第一差动放大电路；以规定比值对所述输出节点的输出电压分压的第二分压手段；输入所述基准电压与所述第二分压手段所分得电压的第二差动放大电路；加有第一电压的第一端子；源极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述第一差动放大电路输出电压的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接连接，漏极与所述输出节点连接，栅极加有所述第二差动放大电路输出电压的第二MOS晶体管。
本发明的中间电压发生电路，还包括输入所述第二差动放大电路输出电压，使所述第二分压手段的分压比值变化，以便所述第二MOS晶体管处于截止状态后所述第二MOS晶体管不再处于导通状态的手段。
本发明的中间电压发生电路，还包括待机时，使所述第一MOS晶体管处于导通状态，所述第二MOS晶体管处于截止状态，并且使所述第一分压手段和所述第二分压手段处于非动作状态，将所述输出节点设定为所述第一电压，发生中间电压时，使所述第一分压手段和所述第二分压手段处于动作状态，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
本发明的中间电压发生电路，还包括连接在所述输出节点与所述第二端子之间，待机时不动作，发生中间电压时起到恒流源作用的手段。
本发明的中间电压发生电路，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二MOS晶体管为N沟道MOS晶体管时，所述第一差动放大电路具有P沟道MOS晶体管构成的电流镜电路，所述第二差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
本发明的中间电压发生电路，其特征在于包括以规定比值将输出节点的输出电压分压为多个的分压手段；输入基准电压与所述分压手段所分得一个电压的第一差动放大电路；输入所述基准电压与所述分压手段所分得另一电压的第二差动放大电路；加有第一电压的第一端子；源极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述第一差动放大电路输出电压的第一MOS晶体管；加有第二串压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接，栅极加有所述第二差动放大电路输出电压的第二MOS晶体管。
本发明的中间电压发生电路，还包括待机时，将所述第一MOS晶体管和所述第二MOS晶体管一起设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
本发明的中间电压发生电路，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二MOS晶体管为N沟道MOS晶体管时，所述第一差动放大电路具有P沟道MOS晶体管构成的电流镜电路，所述第二差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
本发明的中间电压发生电路，还包括所述输出节点与所述第二端子之间连接的电容器。
本发明的中间电压发生电路，包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的差动放大电路；加有第一电压的第一端子；加有第二电压的第二端子；源极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述差动放大电路输出电压的第一MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管的栅极连接的第二MOS晶体管。
本发明的中间电压发生电路，还包括待机时将所述第一MOS晶体管设定为截止状态，并将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作的手段。
本发明的中间电压发生电路，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管时，所述差动放大电路具有P沟道MOS晶体管构成的电流镜电路。
本发明的中间电压发生电路，还包括连接在所述输出节点与所述第二端子之间，起到恒流源作用的手段，又包括所述输出节点与所述第二端子之间连接的电容器。
本发明的中间电压发生电路，包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的第一和第二差动放大电路；加有第一电压的第一端子；漏极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述第一差动放大电路输出电压的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接，栅极加有所述第二差动放大电路输出电压的第二MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管栅极连接的第三MOS晶体管；规模比所述第二MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第二MOS晶体管栅极连接的第四MOS晶体管。
本发明的中间电压发生电路，还包括待机时，将所述第一MOS晶体管和所述第二MOS晶体管一起设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路的输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
本发明的中间电压发生电路，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二MOS晶体管为N沟道MOS晶体管时，所述第一差动放大电路具有P沟道MOS晶体管构成的电流镜电路，所述第二差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
本发明的中间电压发生电路，还包括连接在所述输出节点与所述第二端子之间、起到恒流源作用的手段，又包括所述输出节点与所述第二端子之间连接的电容器。
本发明的中间电压发生电路，包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的差动放大电路；加有第一电压的第一端子；加有第二电压的第二端子；源极与所述第一端子连接，漏极与所述输出节点连接的第一MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管栅极连接的第二MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，漏极与所述第一MOS晶体管栅极连接，栅极加有所述差动放大电路输出电压的第三MOS晶体管。
本发明的中间电压发生电路，还包括规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第三MOS晶体管栅极连接的第四MOS晶体管。
本发明的中间电压发生电路，还包括待机时，将所述第一MOS晶体管设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作的手段。
本发明的中间电压发生电路，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第三MOS晶体管为N沟道MOS晶体管时，所述差动放大电路具有N沟道MOS晶体管构成的电流镜电路，所述差动放大电路由外部电源电压驱动。
本发明的中间电压发生电路，还包括连接在所述输出节点与所述第二端子之间，起到恒流源作用的手段；又包括所述输出节点与所述第二端子之间连接的电容器。
本发明的中间电压发生电路，包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的第一和第二差动放大电路；加有第一电压的第一端子；源极与所述第一端子连接，漏极与所述输出节点连接的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接的第二MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管栅极连接的第三MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，漏极与所述第一MOS晶体管栅极连接，栅极加有所述第一差动放大电路输出电压的第四MOS晶体管；规模比所述第二MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第二MOS晶体管栅极连接的第五MOS晶体管。
本发明的中间电压发生电路，还包括规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第四MOS晶体管栅极连接的第六MOS晶体管。
本发明的中间电压发生电路，还包括待机时，将所述第一MOS晶体管和所述第二MOS晶体管一起设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路的输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
本发明的中间电压发生电路，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二和第四MOS晶体管为N沟道MOS晶体管时，所述第一和第二差动放大电路均具有N沟道MOS晶体管构成的电流镜电路；所述第一和第二差动放大电路均由外部电源电压驱动。
本发明的中间电压发生电路，还包括连接在所述输出节点与所述第二端子之间，起到恒流源作用的手段，又包括所述输出节点与所述第二端子之间连接的电容器。
本发明的中间电压发生电路，在上述中间电压发生电路中还包括根据控制信号切换开关，使所述分压手段的分压比值变化，并由所述输出节点输出满足所述分压手段分压比值的输出电压用的开关手段。
所述开关手段包括如下构成部分形成在设定为与所述输出节点电压相同电压的半导体衬底中，源极与所述输出节点连接，栅极输入所述控制信号的多个开关用MOS晶体管；各个开关用MOS晶体管漏极间分别连接有一个的多个电阻；所述多个电阻当中位于其端部的一个电阻与所述分压手段连接。
本发明的非易失半导体存储器，至少包括一个上述中间电压发生电路，在读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。本发明的非易失半导体存储器，包括上述中间电压发生电路，在读出、编程、擦除、验证等各模式中，仅由所述中间电压发生电路产生提供给存储阵列存储单元栅极、源极或漏极的电压，以执行各个模式。
图1为本申请第1发明的实施形态中间电压发生电路的电路图。
图2表示图1的差动放大电路31A的结构的一个例子。
图3表示图1的差动放大电路31B的结构的一个例子。
图4是就第1发明将输出电压变化和已有的情况加以比较的图。
图5表示中间电压发生系统。
图6是表示图5的基准电压发生电路的结构的一个例子的电路图。
图7表示图6的基准电压发生电路的特性。
图8是表示图26的中间电压发生电路的变形例的电路图。
图9表示图8的差动放大电路31A的结构的一个例子。
图10表示图8的差动放大电路31B的结构的一个例子。
图11为本申请的第2发明的第1实施形态中间电压发生电路的电路图。
图12是就第2发明将输出电压变化和已有的情况加以比较的图。
图13是图11的电路的控制系统模型图。
图14为本申请第2发明的第2实施形态中间电压发生电路的电路图。
图15为本申请第2发明的第3实施形态中间电压发生电路的电路图。
图16为本申请第2发明的第4实施形态中间电压发生电路的电路图。
图17表示图15和图16的差动放大电路31B’和31B”的一个例子。
图18为本申请第2发明的第5实施形态中间电压发生电路的电路图。
图19为本申请第2发明的第6实施形态中间电压发生电路的电路图。
图20为本申请第2发明的第7实施形态中间电压发生电路的电路图。
图21为本申请第2发明的第8实施形态中间电压发生电路的电路图。
图22表示输出电压变化的模拟结果。
图23表示自动编程模式的流程的流程图。
图24表示中间电压发生系统。
图25是表示齐纳二极管型基准电压发生电路的结构的一个例子的电路图。
图26是表示Widlar型基准电压发生电路的结构的一个例子的电路图。
图27是表示已有的中间电压发生电路的结构的一个例子的电路图。
图28是表示已有的中间电压发生电路的结构的一个例子的电路图。
图29表示图28的电路的输出电压波形。
下面参照附图对本发明的非易失性半导体存储器详细加以说明。
图1表示具有本申请的第1发明的实施形态的中间电压发生电路的非易失性半导体存储器。
本实施形态的中间电压发生电路是图27的中间电压发生电路的改良。
在电流镜型差动放大电路31A的负输入端子上输入基准电压VREF，在其输出端子上连接上拉用P沟道MOS晶体管TP1的栅极。而在MOS晶体管TP1的栅极和接地点之间连接N沟道MOS晶体管TN1A。
在MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT从漏极输出。在MOS晶体管TP1的漏极与接地点之间串联连接着电阻R1、R2和并联连接的MOS晶体管TP2A、TN2A。
电阻R1和R2的连接点B1连接于差动放大器31A的正输入端子上。
在电流镜型差动放大电路31B的负输入端子上输入基准电压VREF，在其输出端子上连接下拉用N沟道MOS晶体管TN6的栅极。而在MOS晶体管TN6的栅极和接地点之间连接N沟道MOS晶体管TN1B。
在MOS晶体管TN6的源极输入接地电压VSS，输出电压VOUT从漏极输出。在MOS晶体管TN6的漏极和接地点之间串联连接着电阻R3～R5和并联连接的MOS晶体管TP2B、TN2B。
电阻R3和电阻R4的连接点B2连接于差动放大电路31B的正输入端子上。在接地点和连接点B3之间连接着N沟道MOS晶体管TN7。
差动放大电路31B的输出节点A2经过倒相器32连接于MOS晶体管TN7的栅极。
又在MOS晶体管TP1、TN6的漏极和接地点之间串联连接N沟道MOS晶体管TN3和耗尽型N沟道MOS晶体管DN1。MOS晶体管DN1的栅极和源极相互连接。
MOS晶体管TN1A、TN1B、TP2A、TN2B的栅极上输入控制信号SEAN，MOS晶体管TN2A、TN2B、TN3的栅极上输入控制信号/SEAN。
还有，电阻R1～R5除了多晶硅电阻等电阻元件外，也可以由MOS晶体管和二极管等构成。
图2表示图1的电流镜型差动放大电路31A的结构的一个例子。图3表示图1的电流镜型差动放大电路31B的结构的一个例子。
差动放大电路31A为了驱动P沟道MOS晶体管TP1，具有与该MOS晶体管TP1匹配良好的P沟道MOS晶体管构成的电流镜电路。
即P沟道型MOS晶体管TP3、TP4的源极连接于VPP侧的电源端子上。MOS晶体管TP3、TP4的栅极相互连接，其连接点连接于MOS晶体管TP4的漏极上。
N沟道型MOS晶体管TN8的源极经过N沟道型MOS晶体管TN10连接于VSS侧的电源端子上，漏极连接于MOS晶体管TP3的漏极上。N沟道型MOS晶体管TN9的源极经过MOS晶体管TN10连接于VSS侧电源端子上，漏极连接于MOS晶体管TP4的漏极上。
基准电压VREF加在MOS晶体管TN8的栅极上，连接点B1的电压VB1加在MOS晶体管TN9的栅极上。差动放大电路31A的输出电压VA1从MOS晶体管TP3、TN8的漏极输出。在MOS晶体管TN10的栅极上加上控制信号/SAEN。
差动放大电路31B为了驱动N沟道型MCS晶体管TN6，具有与该MOS晶体管TP6匹配良好的N沟道MOS晶体管构成的电流镜电路。
即N沟道型MOS晶体管TN11、TN12的原极连接于VSS侧的电源端子上。MOS晶体管TN11、TN12的栅极相互连接，其连接点连接于MOS晶体管TN12的漏极上。
P沟道型MOS晶体管TP6的源极经过P沟道型MOS晶体管TP8连接于VPP侧的电源端子上，漏极连接于MOS晶体管TN11的漏极上。P沟道型MOS晶体管TP7的源极经过MOS晶体管TP8连接于VPP侧电源端子上，漏极连接于MOS晶体管TN12的漏极上。
基准电压VREF加在MOS晶体管TP6的栅极上，连接点B2的电压VB2加在MOS晶体管TP7的栅极上。差动放大电路31B的输出电压VA2从MOS晶体管TP6、TN11的漏极输出。在MOS晶体管TP8的栅极上加上控制信号SAEN。
以此可以使中间电压发生电路的截止特性良好，同时使稳定时的误差小。
具有上述结构的中间电压发生电路具有能够借助于电流镜型差动放大电路31A，检测出基准电压VREF与连接点B1的电压VB1的差，加以放大，并以该差动放大电路31A的输出驱动上拉用的P沟道MOS晶体管TP1，使输出电压VOUT保持恒定的结构。
同时具有能够借助于电流镜型差动放大电路31B，检测出基准电压VREF与连接点B2的电压VB2的差，加以放大，并以该差动放大电路31B的输出驱动下拉用N沟道MOS晶体管TN6，使输出电压VOUT保持恒定的结构。
也就是说，在本实施形态，预先把输出节点C的电压充电到升压电压VPP，然後在将输出节点C的电荷放电，使输出电压VOUT稳定于一定值的类型的中间电压发生电路中，除设置上拉用P沟道MOS晶体管TP1外，还设置下拉用N沟道MOS晶体管TN6。
在下拉用N沟道MOS晶体管TN6一侧也设置差动放大电路31B的反馈回路。
如图4所示，借助于此，可以把使输出节点C的电压从升压电压VPP降低到规定的输出电压VOUT并稳定下来的时间缩短到很短。
可以借助于设置下拉用N沟道MOS晶体管TN6，加大电阻R1、R2的电阻值，又可以使经过电阻R1、R2流往接地点的电流减小，因此，在输出电压VOUT稳定时，和以往相比电力消耗可以降低。
借助于设置倒相器32和MOS晶体管TN7，下拉用N沟道MOS晶体管TN6在输出电压VOUT下降到规定的电压时即停止使输出节点C的电压下降。因此，输出节点C的电压只用上拉用P沟道MOS晶体管TP1控制，可以防止输出电压VOUT的振荡。
下面说明图1的中间电压发生电路的动作。
不让该中间电压发生电路动作时，只要把控制信号SAEN设定于高(H)电平即可。
在控制信号SAEN为H电平时，MOS晶体管TN1A、TN1B处于导通状态，MOS晶体管(传输门)TP2A、TP2B、TN2A、TN2B及MOS晶体管TN3处于截止状态。总之，差动放大电路31的输出节点A变成接地电压VSS，MOS晶体管TP1经常处于导通状态。另一方面，MOS晶体管TP2A、TP2B、TN2A、TN2B、TN3、TN6为截止状态，因此，输出电压为升压电压VPP。
又，在使该中间电压发生电路动作，得到规定的输出电压VOUT时，只要把控制信号SAEN设定于低(L)电平即可。
一旦使控制信号SAEN为L电平，MOS晶体管TN1A、TN1B即变成截止状态，MOS晶体管(传输门)TP2A、TP2B、TN2A、TN2B及MOS晶体管TN3变成导通状态。
又由于输出节点C被充电到升压电压VPP，电流从输出节点C经过MOS晶体管TP2A、TN2A及电阻R1、R2流往接地点，同时从输出节点C经过MOS晶体管TP2B、TN2B及电阻R3～R5流往接地点。
这时，连接点B1、B2的电压VB1、VB2都比基准电压VREF大，因此，差动放大电路31A、31B的输出为H电平，上拉用MOS晶体管TP1变成截止状态，，下拉用MOS晶体管TN6变成导通状态。
因而，输出节点C的电荷可以通过从输出节点C经电阻R1、R2的途径、从节点C经电阻R3～R5的途径，以及经下拉用N沟道MOS晶体管TN6的途径向接地点放电。
总之，即使电阻R1～R5的电阻值用得大，也可以使输出节点C的电压下降得比已有的情况快。而且由于电阻R1～R5的电阻值大，输出电压稳定时的消耗电力也小。
另一方面，一旦输出节点C的电压下降得低于规定数值，连接点B2的电压VB2变得比基准电压VREF小，差动放大电路31B的输出即变成L电平，下拉用MOS晶体管TN6变成截止状态。
又，差动放大电路31B的输出经过倒相器32输入MOS晶体管TN7的栅极。因而，一旦差动放大电路31B的输出变成L电平，MOS晶体管TN7即变成导通状态，连接点B2的电压VB2进一步下降。
总之，具有在输出电压VOUT下降到低于规定值(想得到的中间电压)后，下拉用MOS晶体管TN6维持截止状态直到输出电压VOUT稳定于该规定值的结构。
这时，连接点B1的电压VB1变得比基准电压VREF小，因此，差动放大电路31A的输出变成L电平，上拉用MOS晶体管TP1变成导通状态。于是，在连接点B1的电压VB1与基准电压VREF相等的时刻，该中间电压发生电路输出恒定的输出电压VOUT。
这样，采用本申请的第1发明，预先把输出节点C的电压充电到升压电压VPP，然後，在将输出节点C的电荷放电，使输出电压VOUT稳定于一定值的类型的中间电压发生电路中，除设置上拉用P沟道MOS晶体管TP1外，还设置下拉用的N沟道MOS晶体管TN6。
又，控制下拉用N沟道MOS晶体管TN6，使得将输出节点C的电压(升压电压VPP)急速下降，而且输出节点C的电压比规定值低时及其以后，维持截止状态，直到输出节点C的电压稳定于规定值。
因而，如图4所示，可以把使输出节点C的电压从升压电压VPP变成规定的输出电压VOUT并稳定下来的时间缩短到很短。
可以借助于设置下拉用N沟道MOS晶体管TN6，加大电阻R1、R2的电阻值，又可以使经过电阻R1、R2流往接地点的电流减小，因此，在输出电压VOUT稳定时的电力消耗可以降低。
又，下拉用N沟道MOS晶体管TN6在输出电压VOUT下降到规定的电压时，即停止使输出节点C的电压下降。因此，输出节点C的电压只用上拉用P沟道MOS晶体管TP1控制，可以有效防止输出电压VOUT的振荡。
借助于此，可以同时满足降低电力消耗和高速化两个要求。
下面对本申请的第2个发明加以说明。
图5简单表示具有本发明的中间电压发生电路的非易失性半导体存储器的总体图。
充电泵电路11产生升压电压VPP，基准电压发生电路12产生基准电压VREF。中间电压发生电路13对应于编程模式和检验模式等各种模式，以基准电压VREF为基准，根据升压电压VPP产生规定的输出电压VOUT。
内部地址信号(或外部地址信号)A0～An经过地址寄存器24传送到行解码器25和列解码器26。而中间电压发生电路13的输出电压VOUT经过行解码器25加在由地址信号A0～An选择的规定的字线上。
还有，在编程模式时，数据经过输入输出缓冲器26’、写入电路27和选择电路28，传送到存储单元阵列29的规定的存储单元。
又，在读出模式时，数据经过选择电路28及读出放大器30用于验证或再经过输入输出缓冲器26’输出到芯片外部。
又，在擦除模式时，由擦除切换电路30’切换加在存储单元源极上的电压。
图6表示图5的基准电压发生电路12的结构的一个例子。
该基准电压发生电路与图24所示的已有的Widlar型BGR(带隙参考电路)不同，其特点是，没有双极晶体管。
也就是说，差动放大电路33的输出加在P沟道MOS晶体管TP9的栅极上。差动放大电路33由MOS晶体管构成。
MOS晶体管TP9的源极连接于VDD侧的电源端子上，基准电压VREF从漏极输出。
在MOS晶体管TP9的漏极和接地点之间，串联连接着电阻R6和二极管D1。电阻R6和二极管D1的连接点连接于差动放大电路33的负输入端子上。
又，在MOS晶体管TP9的漏极和接地点之间，还串联连接着电阻R7、电阻8和二极管2。电阻R7和电阻R8的连接点连接于差动放大电路33的正输入端子上。
使用于该基准电压发生电路的正向二极管D1、D2对过程条件的依赖性很小，因此可以使其特性非常稳定。又如图7所示，该基准电压发生电路对外电源VDD的依赖性很小，因此可以产生稳定的基准电压VREF。
图8表示图4的中间电压发生电路13的结构的一个例子。
在电流镜型差动放大电路31A的负输入端子上输入基准电压VREF，在其输出端子上连接上拉用的P沟道MOS晶体管TP1的栅极。
在MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT从漏极输出。
又在电流镜型差动放大电路31B的负输入端子上输入基准电压VREF，在其输出端子上连接下拉用N沟道MOS晶体管TP6的栅极。
在MOS晶体管TP6的源极输入接地电压VSS，输出电压VOUT从漏极输出。
在MOS晶体管TP1、TN6的漏极和接地点之间串联连接电阻R1～R3。电阻R1和电阻R2的连接点B1连接于差动放大电路31B的正输入端子上，电阻R2和电阻R3的连接点B2连接于差动放大电路31A的正输入端子上。
在MOS晶体管TP1、TN6的漏极和接地点之间还连接N沟道MOS晶体管TN4。在MOS晶体管TN4的栅极上输入反相使能信号/ENA。
在MOS晶体管TP1、TN6的漏极和接地点之间还连接电容器C1。该电容器C1是为了对差动放大电路31A、31B的反馈回路补偿相位延迟，使输出电压VOUT稳定而设定的。
在具有上述结构的中间电压发生电路中，具有能够借助于电流镜型差动放大电路31A，检测出基准电压VREF与连接点B2的电压VB2的差，加以放大，并以该差动放大电路31A的输出驱动上拉用P沟道MOS晶体管TP1，使输出电压VOUT保持恒定的结构。
还具有能够借助于电流镜型差动放大电路31B，检测出基准电压VREF与连接点B1的电压VB1的差，加以放大，并以该差动放大电路31B的输出驱动下拉用N沟道MOS晶体管TN6，使输出电压VOUT保持恒定的结构。
也就是说，输出节点C的电压借助于上拉用MOS晶体管TP1及下拉用MOS晶体管TN6的通断控制，从接地电压VSS(也可以是升压电压VPP)变成规定的中间电压。
这时，一旦将差动放大电路31A、31B的正端输入电压设定为相同，输出电压变得容易振荡，因此，将差动放大电路31A、31B的正端输入电压分别设定为不相同的值，在设定输出电压VOUT时设置不灵敏区，防止输出电压VOUT发生振荡。
图9表示图8的电流镜型差动放大电路31A的结构的一个例子。图10表示图8的电流镜型差动放大电路31B的结构的一个例子。
差动放大电路31A为了驱动P沟道MOS晶体管TP1，具有与该MOS晶体管TP1匹配良好的P沟道MOS晶体管构成的电流镜电路。
即P沟道型MOS晶体管TP3、TP4的源极连接于VPP侧的电源端子上。MOS晶体管TP3、TP4的栅极相互连接，其连接点连接于MOS晶体管TP4的漏极上。
N沟道型MOS晶体管TN8的源极经过N沟道型MOS晶体管TN10连接于VSS侧的电源端子上，漏极连接于MOS晶体管TP3的漏极上。N沟道型MOS晶体管TN9的源极经过MOS晶体管TN10连接于VSS侧电源端子上，漏极连接于MOS晶体管TP4的漏极上。
在VPP侧电源端子与MOS晶体管TP3、TP8的漏极之间连接着P沟道MOS晶体管TP5。
基准电压VREF加在MOS晶体管TN8的栅极上，连接点B2的电压VB2加在MOS晶体管TN9的栅极上。差动放大电路31A的输出电压VA1从MOS晶体管TP3、TN8的漏极输出。
在MOS晶体管TP5、TN10的栅极加以使能信号ENA。
差动放大电路31B为了驱动N沟道型MOS晶体管TN6，具有与该MOS晶体管TN6匹配良好的N沟道型MOS晶体管构成的电流镜电路。
即N沟道型MOS晶体管TN11、TN12的源极连接于VSS侧的电源端子上。MOS晶体管TN11、TN12的栅极相互连接，其连接点连接于MOS晶体管TN12的漏极上。
P沟道型MOS晶体管TP6的源极经过P沟道型MOS晶体管TP8连接于VPP侧的电源端子上，漏极连接于MOS晶体管TN11的漏极上。P沟道型MOS晶体管TP7的源极经过MOS晶体管TP8连接于VPP侧电源端子上，漏极连接于MOS晶体管TN12的漏极上。
在VSS侧电源端子与MOS晶体管TP6、TN11的漏极之间连接着N沟道MOS晶体管TN13。
基准电压VREF加在MOS晶体管TP6的栅极上，连接点B1的电压VB1加在MOS晶体管TP7的栅极上。差动放大电路31B的输出电压VA2从MOS晶体管TP6、TN11的漏极输出。
在MOS晶体管TP8、TN13的栅极加上反相使能信号/ENA。
以此可以使中间电压发生电路的截止特性变好，同时使稳定时的误差变小。
下面对图8的中间电压发生电路的动作加以说明。
不使该中间电压发生电路动作时，只要把使能信号ENA设定于L电平即可。
在使能信号ENA为L电平的情况下，差动放大电路31A的输出变成H电平(VPP)，差动放大电路31B的输出变成L电平(VSS)。因而，上拉用的MOS晶体管TP1和下拉用MOS晶体管TN6一起变成截止状态。
另一方面，由于MOS晶体管TN4变成导通状态，输出节点C的电压变成接地电压VSS。
又，要使该中间电压发生电路动作得到规定的输出电压VOUT时，只要把使能信号ENA设定于H电平即可。
一旦使能信号ENA为H电平，差动放大电路31A、31B即能够动作，同时MOS晶体管TN4变成截止状态。
又，在使能信号ENA变成H电平的最初，输出节点C由于其电压为接地电压VSS，连接点B1、B2的电压VB1、VB2同时变得比基准电压VREF小。因此，差动放大电路31A、31B的输出变成L电平，上拉用MOS晶体管TP1变成导通状态，下拉用MOS晶体管TN6变成截止状态。
于是，输出节点C的电压逐步上升。
另一方面，输出节点C的电压上升，连接点B1的电压VB1变得比基准电压VREF大，则差动放大电路31B的输出变成H电平，下拉用MOS晶体管TN6变成导通状态。
总而言之，在输出电压VOUT上升到规定值(不灵敏区的下限)以上后，下拉用MOS晶体管TN6变成导通状态，输出电压VOUT的上升受到抑制。
而且，输出节点C的电压进一步上升，连接点B2的电压VB2变得比基准电压VREF大，则差动放大电路31A的输出变成H电平，上拉用MOS晶体管TP1变成截止状态。
总而言之，在输出电压VOUT上升到规定值(不灵敏带的上限)以上后，上拉用MOS晶体管TP1变成截止状态，使输出电压VOUT下降。
因而，输出电压VOUT在不灵敏区范围内能够保持在一定值。
图11表示具有本申请第2发明第1实施形态的中间电压发生电路的非易失性半导体存储器。
本实施形态的中间电压发生电路是图28的中间电压发生电路的改良。
在电流镜型差动放大电路31A的负输入端子上输入基准电压VREF，在其输出端子上连接上拉用P沟道MOS晶体管TP1的栅极。该差动放大电路31由使能信号ENA控制，在使能信号为H电平时能够动作。
在MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT从漏极输出。在MOS晶体管TP1的漏极与接地点之间串联连接着电阻R1、R2。电阻R1和电阻R2的连接点B连接在差动放大电路31A的正输入端子上。
在MOS晶体管TP1的漏极与接地点之间连接着N沟道MOS晶体管TN4。在该MOS晶体管TN4的栅极上输入反相使能信号/ENA。
在MOS晶体管TP1的漏极与接地点之间还连接着N沟道MOS晶体管TN5。该MOS晶体管TN5的规模做得比较小，是为了防止由于过冲、亚阈值漏电流、与电源的电容耦合等引起输出电压VOUT上升而设置的。
在MOS晶体管TP1的漏极与接地点之间又连接着电容C1。该电容器C1是为了对差动放大电路的反馈回路补偿相位延迟，使输出电压VOUT稳定而设的。
还在VPP侧电源端子与差动放大电路31A的输出节点A之间连接P沟道MOS晶体管TP20。MOS晶体管TP20的栅极和漏极相互连接。
MOS晶体管TP20的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。例如在MOS晶体管TP20的规模取1的情况下，上拉用MOS晶体管TP1的规模做成N。
还有，使用具有例如图8所示的P沟道MOS晶体管构成的电流镜电路的差动放大电路31A。
具有上述结构的中间电压发生电路中，将规模小的P沟道MOS晶体管TP20连接于VPP侧电源端子与差动放大电路31A的输出节点A之间。
由于设置该MOS晶体管TP20，如图12所示，能够有效地防止输出电压VOUT的振荡，迅速得到稳定的中间电压。
图13示出图11的中间电压发生电路的简单的控制系统模型。
K1相当于电流镜型差动放大电路，K2相当于上拉用P沟道MOS晶体管。而a相当于新设置的小规模的MOS晶体管的电阻，b相当于上拉用P沟道MOS晶体管的栅极电容。
本实施形态的中间电压发生电路与已有的中间电压发生电路相比，只有存在电阻a这一点不相同。
而且该电阻a由于可以使差动放大电路的反馈回路的电容b的影响减小，即可以使K1的输出不延迟地输入K2，可以使反馈速度变快，抑制输出电压VOUT的振荡。
图14表示具有本申请第2发明第2实施形态的中间电压发生电路的非易失性半导体存储器。
本实施形态的中间电压发生电路是图8的中间电压发生电路的改良。
在电流镜型差动放大电路31A的负输入端子上输入基准电压VREF，在其输出端子上连接上拉用P沟道MOS晶体管TP1的栅极。该差动放大电路31A由使能信号ENA控制，在使能信号ENA为H电平时能够动作。
在MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT从漏极输出。
在电流镜型差动放大电路31B的负输入端子上输入基准电压VREF，在其输出端子上连接下拉用N沟道MOS晶体管TN6的栅极。该差动放大电路31B由使能信号ENA控制，在使能信号ENA为H电平时能够动作。
在MOS晶体管TN6的源极输入接地电压VSS，输出电压VOUT从漏极输出。
在MOS晶体管TP1、TN6的漏极与接地点之间串联连接着电阻R1、R2。电阻R1和电阻R2的连接点B连接在差动放大电路31A、31B的正输入端子上。
又，在MOS晶体管TP1、TN6的漏极与接地点之间连接着N沟道MOS晶体管TN4。在该MOS晶体管TN4的栅极上输入反相使能信号/ENA。
在MOS晶体管TP1、TN6的漏极与接地点之间还连接着电容C1。该电容器C1是为了对差动放大电路31A、31B的反馈回路补偿相位延迟，使输出电压VOUT稳定而设的。
在VPP侧电源端子与差动放大电路31A的输出节点A1之间连接P沟道MOS晶体管TP20。MOS晶体管TP20的栅极和漏极相互连接。
MOS晶体管TP20的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。例如在MOS晶体管TP20的规模取1的情况下，上拉用MOS晶体管TP1的规模做成N。
还在VSS侧电源端子与差动放大电路31B的输出节点A2之间连接N沟道MOS晶体管TN20。MOS晶体管TN20的栅极和漏极相互连接。
MOS晶体管TN20的规模(驱动力)设定得比下拉用MOS晶体管TN6的规模(驱动力)小。例如在MOS晶体管TN20的规模取1的情况下，下拉用MOS晶体管TN6的规模做成N。
还有，使用具有例如图9所示的P沟道MOS晶体管构成的电流镜电路的差动放大电路31A。使用具有例如图10所示的N沟道MOS晶体管构成的电流镜电路的差动放大电路31B。
具有上述结构的中间电压发生电路中，将规模小的P沟道MOS晶体管TP20连接于VPP侧电源端子与差动放大电路31A的输出节点A1之间，并且将规模小的N沟道MOS晶体管TN20被连接于VSS侧电源端子与差动放大电路31B的输出节点A2之间。
由于设置该MOS晶体管TP20、TN20，能够有效地防止输出电压VOUT的振荡，迅速得到稳定的中间电压。
又，在本实施形态例中，借助于MOS晶体管TP20、TN20，消除了反馈的延迟，防止输出电压发生振荡。因此在进行输出电压的设定时不必设置不灵敏区，在差动放大电路31A、31B的正输入端子上加上相同的输入电压VB，可以得到规定的输出电压VOUT。
又由于设置下拉用MOS晶体管，也就不需要经常处于导通状态的泄流用MOS晶体管(相当于图11的TN5)。
图15表示具有本申请第2发明第3实施形态的中间电压发生电路的非易失性半导体存储器。
在电流镜型差动放大电路31B’的负输入端子上输入基准电压VREF，在其输出节点上连接N沟道MOS晶体管TN21的栅极。又在VSS侧电源端子(接地点)与差动放大电路31B’的输出节点之间连接N沟道MOS晶体管TN22。MOS晶体管TN22的栅极与漏极相互连接。
MOS晶体管TN21的源极连接于接地点，其漏极连接上拉用P沟道MOS晶体管TP1的栅极。又在VPP侧电源端子与MOS晶体管TN21的漏极之间并联连接P沟道MOS晶体管TP20、TP21。MOS晶体管TP20的栅极与漏极相互连接，MOS晶体管TP21的栅极上输入使能信号ENA。
在MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT从漏极输出。在MOS晶体管TP1的漏极与接地点之间串联连接着电阻R1、R2。电阻R1和电阻R2的连接点B连接在差动放大电路31A的正输入端子上。
又，在MOS晶体管TP1的漏极与接地点之间连接着N沟道MOS晶体管TN4。在该MOS晶体管TN4的栅极上输入反相使能信号/ENA。
在MOS晶体管TP1的漏极与接地点之间还连接着N沟道MOS晶体管TN5。该MOS晶体管TN5规模做得比较小，是为了防止由于过冲、亚阈值漏电流、与电源的电容耦合等引起输出电压VOUT上升而设置的。
在MOS晶体管TP1的漏极与接地点之间又连接着电容器C1。该电容器C1是为了对差动放大电路31的反馈回路补偿相位延迟，使输出电压VOUT稳定而设的。
而且，MOS晶体管TP20、TP21、TN21、TN22的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。
具有上述结构的中间电压发生电路中，由于设置小规模的P沟道MOS晶体管TP20，如图12所示，能够有效地防止输出电压VOUT的振荡，迅速得到稳定的中间电压。
又，由于设置小规模的N沟道MOS晶体管TN21、TN22，可以不用升压电压VPP，而使用外部电源VDD使差动放大电路31B’动作。因而能够防止在以升压电压VPP使差动放大电路31B’动作时随着升压电压VPP的波动而引起的特性变化。
图16表示具有本申请第2发明第4实施形态的中间电压发生电路的非易失性半导体存储器。
在电流镜型差动放大电路31B’的负输入端子上输入基准电压VREF，在其输出节点上连接N沟道MOS晶体管TN21的栅极。又在VSS侧电源端子(接地点)与差动放大电路31B’的输出节点之间连接N沟道MOS晶体管TN22。MOS晶体管TN22的栅极与漏极相互连接。
MOS晶体管TN21的源极连接于接地点，其漏极连接上拉用P沟道MOS晶体管TP1的栅极。又在VPP侧电源端子与MOS晶体管TN21的漏极之间并联连接P沟道MOS晶体管TP20、TP21。MOS晶体管TP20的栅极与漏极相互连接，MOS晶体管TP21的栅极上输入使能信号ENA。
在MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT从漏极输出。
在电流镜型差动放大电路31B”的负输入端子上输入基准电压VREF，在其输出节点上连接上拉用N沟道MOS晶体管TN6的栅极。又在VSS侧电源端子(接地点)与差动放大电路31B”的输出节点之间连接N沟道MOS晶体管TN20。MOS晶体管TN20的栅极与漏极相互连接。
在MOS晶体管TN6的源极输入接地电压VSS，输出电压VOUT从漏极输出。
在MOS晶体管TP1、TN6的漏极与接地点之间串联连接着电阻R1、R2。电阻R1和电阻R2的连接点B连接在差动放大电路31B’、31B”的正输入端子上。
又在MOS晶体管TP1、YN6的漏极与接地点之间连接着N沟道MOS晶体管TN4。在该MOS晶体管TN4的栅极上输入反相使能信号/ENA。
在MOS晶体管TP1、TN6的漏极与接地点之间还连接着电容C1。该电容器C1是为了对差动放大电路31A、31B的反馈回路补偿相位延迟，使输出电压VOUT稳定而设的。
而且，MOS晶体管TP20、TP21、TN21、TN22的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。MOS晶体管TN20的规模(驱动力)设定得比下拉用MOS晶体管TN6的规模(驱动力)小。
在具有上述结构的中间电压发生电路中，由于设置小规模的P沟道MOS晶体管TP20、TN20，如图12所示，能够有效地防止输出电压VOUT发生振荡，迅速得到稳定的中间电压。
又，由于设置小规模的N沟道MOS晶体管TN21、TN22，可以不用升压电压VPP，而使用外部电源VDD使差动放大电路31B’动作。而且，差动放大电路31B”也可以用外部电源VDD使其动作。
因而，能够防止在以升压电压VPP使差动放大电路31B’、31B”动作时随着升压电压VPP的波动而引起的特性变化。
又，在本实施形态例中，借助于MOS晶体管TP20、TN20，消除了反馈的延迟，防止输出电压VOUT发生振荡。因此，在进行输出电压VOUT的设定时不必设置不灵敏区，在差动放大电路31B’、31B”的正输入端子上加上相同的输入电压VB，可以得到规定的输出电压VOUT。
又由于设置下拉用MOS晶体管TN6，也就不需要经常处于导通状态的泄流用MOS晶体管(相当于图15的TN5)。
图17表示图15和图16的电流镜型差动放大电路31B’和31B”的结构一个例子。
这些差动放大电路31B’和31B”为了驱动N沟道型MOS晶体管TN6、TN21，设有由与该MOS晶体管TN6、TN21匹配良好的N沟道型MOS晶体管构成的电流镜型差动放大电路。
即N沟道型MOS晶体管TN11、TN12的源极连接于VSS侧的电源端子上。MOS晶体管TN11、TN12的栅极相互连接，其连接点连接于MOS晶体管TN12的漏极上。
P沟道型MOS晶体管TP6的源极经过P沟道型MOS晶体管TP8连接于外电源VDD的端子上，漏极连接于MOS晶体管TN11的漏极上。P沟道型MOS晶体管TP7的源极经过MOS晶体管TP8连接于外电源VDD的端子上，漏极连接于MOS晶体管TN12的漏极上。
基准电压VREF加在MOS晶体管TP6的栅极上，连接点B的电压VB加在MOS晶体管TP7的栅极上。差动放大电路31B’、31B”的输出电压从MOS晶体管TP6、TN11的漏极输出。在MOS晶体管TP8、TN13的栅极加上反相使能信号/ENA。
图18表示具有本申请第2发明第5实施形态的中间电压发生电路的非易失性半导体存贮器。
基准电压VRET输入电流镜型差动放大电路31A的负输入端，其输出节点连接上拉用P沟道MOS晶体管TP1的栅极。又，VPP侧电源端子与MOS晶体管TP1的栅极间连接P沟道晶体管TP20。MOS晶体管TP20的栅极和漏极互连。
充电泵电路的升压电压VPP输入MOS晶体管TP1的源极，输出电压VOUT自漏极输出。开关电路40及电阻R1、R2串联连接至MOS晶体管TP1的漏极与接地点之间。电阻R1与R2的接点B连接差动放大电路31A的正侧输入端。
开关电路40由源极连接输出节点C的n(n为自然数)个P沟道MOS晶体管S1、S2、……Sn构成。各MOS晶体管S1、S2、……Sn的漏极间连接电阻r1、r2……rn。位于最外端的MOS晶体管S1的漏极连接电阻R1。
各MOS晶体管S1、S2……Sn的导通、截止动作由控制信号Cs控制。控制信号Cs仅使n个MOS晶体管S1、S2……Sn中的一个为导通状态。即，通过开关电路40，可切换连接点B的电阻比，通过这种切换，可得到各种输出电压值VOUT。
若形成各MOS晶体管S1、S2、……Sn的衬底(或阱)连接输出节点C，则可防止因耦合引起的连接点B的电压VB的变动。
在MOS晶体管TP1的漏极与接地点间连接N沟道MOS晶体管TN4。该MOS晶体管TN4的栅极输入反相使能信号/ENA。
又，MOS晶体管TP1的漏极与接地点间连接N沟道MOS晶体管TN5。该MOS晶体管规模做得较小，它设置用于防止因过冲、亚阈值漏电流、与电源的电容耦合等引起的输出电压VOUT上升。
在MOS晶体管TP1的漏极与接地点间还连接电容C1。设置该电容用于对差动放大电路31的反馈环路补偿相位延迟，使输出电压VOUT稳定。
又，MOS晶体管TP20的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。
在具有上述构成的中间电压发生电路中，通过设置开关电路40，可得到各种中间电位。该开关电路40能用于如上所述的所有实施形态。
又，通过设置小规模的P沟道MOS晶体管TP20，如图12所示，能有效防止输出电压VOUT振荡，可高速得到稳定的中间电压。
图19表示具有本申请第二发明第6实施形态的中间电压产生电路的非易失性半导体存贮器。
基准电压VRET输入电流镜型差动放大电路31A的负输入端，其输出节点连接上拉用P沟道MOS晶体管TP1的栅极。又，VPP侧电源端子与MOS晶体管TP1的栅极间连接P沟道MOS晶体管TP20。MOS晶体管TP20的栅极和漏极互连。
充电泵电路的升压电压VPP输入MOS晶体管TP1的源极，输出电压VOUT从漏极输出。
基准电压VREF输入电流镜型差动放大电路31B的负输入端，其输出节点连接下拉用N沟道MOS晶体管TN6的栅极。在VSS侧电源端(接地点)和差动放大电路31B的输出节点间连接N沟道MOS晶体管TN20。MOS晶体管TN20的栅极和漏极互连。
MOS晶体管TN6的源极输入接地电压VSS，输出电压VOUT从漏极输出。
在MOS晶体管TP1、TN6的漏极和接地点间串联连接开关电路40及电阻R1、R2。电阻R1、R2的连接点连接差动放大电路31A、31B的正输入端。
开关电路40由源极连接输出节点C的n(n自然数)个P沟道MOS晶体管S1、S2、……Sn构成。各MOS晶体管S1、S2、……Sn的漏极间连接电阻r1、r2……rn。位于最外端的MOS晶体管S1的漏极连接电阻R1。
各MOS晶体管S1、S2……Sn的导通、截止动作由控制信号Cs控制。控制信号Cs仅使n个MOS晶体管S1、S2……Sn中的一个为导通状态。即，通过开关电路40，可切换连接点B的电阻比，通过这种切换，可得到各种输出电压值VOUT。
若形成各MOS晶体管S1、S2、……Sn的衬底(或阱)连接输出节点C，则可防止因耦合引起的连接点B的电压VB的变动。
在MOS晶体管TP1、TN6的漏极与接地点间连接N沟道MOS晶体管TN4。该MOS晶体管TN4的栅极输入反相使能信号/ENA。
在MOS晶体管TP1、TN6的漏极与接地点间还连接电容C1。设置该电容C1用于对差动放大电路31A、31B的反馈环路补偿相位延迟，使输出电压VOUT稳定。
MOS晶体管TP20的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。MOS晶体管TN20的规模(驱动力)设定得比下拉用MOS晶体管TN6的规模(驱动力)小。
在具有上述构成的中间电压发生电路中，通过设置开关电路40，可得到各种中间电位。该开关电路40能用于如上所述的所有实施形态。
又，通过设置小规模的P沟道MOS晶体管TP20、TN20，如图12所示，能有效防止输出电压VOUT振荡，可快速得到稳定的中间电压。
在本实施形态中，利用MOS晶体管TP20、TN20消除反馈延迟，可防止输出电压VOUT振荡。因此，输出电压VOUT设定时，不必设置不灵敏区，在差动放大电路31A、31B的正输入端，施加相同输入电压VB，可得到预定的输出电压VOUT。
又，通过设置下拉用MOS晶体管TN6，不需要始终处于导通状态的泄流用MOS晶体管(相当于图18的TN5)。
图20表示具有本申请第2发明第7实施形态的中间电压发生电路的非易失性半导体存储器。
基准电压VREF输入电流镜型差动放大电路31B’的负输入端，其输出节点连接N沟道MOS晶体管TN21的栅极。在VSS侧电源侧(接地点)与差动放大电路31B’的输出节点间连接N沟道MOS晶体管TN22。MOS晶体管TN22的栅极和漏极互连。
MOS晶体管TN21的源极连接接地点，其漏极连接上拉用P沟道MOS晶体管TP1的栅极。在VPP侧电源端与MOS晶体管TN21的漏极间并联连接P沟道MOS晶体管TP20、TP21。MOS晶体管TP20的栅极和漏极互连。MOS晶体管TP21的栅极输入使能信号ENA。
MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT自漏极输出。在MOS晶体管TP1的漏极与接地点间，串联连接开关电路40、电阻R1、R2。电阻R1、R2的连接点B连接差动放大电路31A的正输入端。
开关电路40由漏极连接输出节点C的n(n为自然数)个P沟道MOS晶体管S1、S2、……Sn构成。各MOS晶体管S1、S2、……Sn的源极间连接电阻r1、r2……rn。MOS晶体管S1的源极连接电阻R1。
各MOS晶体管S1、S2……Sn的导通、截止动作由控制信号Cs控制。控制信号Cs仅使n个MOS晶体管S1、S2……Sn中的一个为导通状态。即，通过开关电路40，可切换连接点B的电阻比，通过这种切换，可得到各种输出电压值VOUT。
若形成各MOS晶体管S1、S2、……Sn的衬底(或阱)连接输出节点，则可防止由耦合引起的连接点B的电压VB的变动。
在MOS晶体管TP1的漏极与接地点间连接N沟道MOS晶体管TN4。该晶体管的栅极输入反相使能信号/ENA。
在MOS晶体管TP1的漏极与接地点间还连接N沟道MOS晶体管TN5。该晶体管做得规模较小，用于防止因过冲、亚阈值漏电流、与电源的电容耦合引起的输出电压VOUT上升。
在MOS晶体管TP1漏极与接地点间还连接电容C1。该电容C1用于对差动放大电路31反馈环路补偿相位延迟，使输出电压VOUT稳定。
基准电压VRET输入电流镜型差动放大电路31A的负输入端，其输出节点连接上拉用P沟道MOS晶体管RTP的栅极。又，VPP侧电源端子与MOS晶体管TP1的栅极间连接P沟道晶体管TP20。MOS晶体管TP20的栅极和漏极互连。
MOS晶体管TN21的源极连接接地点，其漏极连接上拉用P沟道MOS晶体管TP1的栅极。在VPP侧电源端子与MOS晶体管TN2的漏极间并联连接P沟道MOS晶体管TP20、TP21。MOS晶体管TP20的栅极与漏极互连，MOS晶体管TP21的栅极输入使能信号/ENA。
MOS晶体管TP1的源极输入充电泵电路的升压电压VPP，输出电压VOUT自基漏极输出。
电流镜型差动放大电路31B”的负侧输入端输入基准电压VREF，其输出节点连接下拉用N沟道MOS晶体管TN6的栅极。VSS侧电源端(接地点)与差动放大电路31B”的输出节点间，连接N沟道MOS晶体管TN22。MOS晶体管TN20的栅极与漏极互连。
MOS晶体管TN6的源极输入接地电压VSS，输出电压VOUT自基漏极输出。
在MOS晶体管TP1、TN6的漏极与接地点间，串接连接开关电路40及电阻R1、R2。电阻R1、R2的连接点B连接差动放大电路31B’。31B”的输入端。
开关电路40由源极连接输出节点C的n(n自然数)个P沟道MOS晶体管S1、S2、……Sn构成。各MOS晶体管S1、S2、……S11的漏极间连接电阻r1、r2……rn。位于最外端的MOS晶体管S1的漏极连接电阻R1。
各MOS晶体管S1、S2……Sn的导通、截止动作由控制信号Cs控制。控制信号Cs仅使n个MOS晶体管S1、S2……Sn中的一个为导能状态。即，通过开关电路40，可切换连接点B的电阻林，通过这种切换，可得到各种输出电压值VOUT。
若形成各MOS晶体管S1、S2、……Sn的衬底(或阱)连接输出节点C，可则防止因耦合引起的连接点B的电压VB的变动。
在MOS晶体管TP1的漏极与接地点间连接N沟道MOS晶体管TN4。该MOS晶体管TN4的栅极输入反相使能信号/ENA。
在MOS晶体管TP1的漏极与接地点间带连接电容C1。设置该电容用于对差动放大电路31的反馈环路补偿相位延迟，使输出电压VOUT稳定。
又，MOS晶体管TP20的规模(驱动力)设定得比上拉用MOS晶体管TP1S2、……Sn构成。各MOS晶体管S1、S2、……Sn的源极间连接电阻r1、r2……rn。MOS晶体管S1的源极连接电阻R1。
各MOS晶体管S1、S2……Sn的导通、截止动作由控制信号Cs控制。控制信号Cs仅使n个MOS晶体管S1、S2……Sn中的一个为导通状态。即，通过开关电路40，可切换连接点B的电阻比，通过这种切换，可得到各种值的输出电压VOUT。
若形成各MOS晶体管S1、S2、……Sn的衬底(或阱)连接输出节点C，则可防止因耦合引起的连接点B的电压VB的变动。
在MOS晶体管TP1、TN6的漏极与接地点间连接N沟道MOS晶体管TN4。该MOS晶体管TN4的栅极输入反相使能信号/ENA。
在MOS晶体管TP1、TN6的漏极与接地点间还连接电容C1。设置该电容用于对差动放大电路31的反馈环路补偿相位延迟，使输出电压VOUT稳定。
又，MOS晶体管TP20、TP21、TN21、TN22的规模(驱动力)设定得比上拉用MOS晶体管TP1的规模(驱动力)小。而，MOS晶体管TN20的规模(驱动力)设定得比下拉用MOS晶体管TN6的规模(驱动力)小。
在具有上述构成的中间电压发生电路中，通过设置开关电路40，可得到各种值的中间电位。该开关电路40能用于如上所述的所有实施形态。
又，通过设置小规模的P沟道MOS晶体管TP20、TN20，如图12所示，能有效防止输出电压VOUT振荡，可快速得到稳定的中间电压。
通过设置小规模的N沟道MOS晶体管TN21、TN22，不用升压电压VPP，由外部电源VDD可使差动放大电路31B’动作。且，差动放大电路31B”也可由外部电源VDD使之动作。
由此，能防止用升压电压VPP使差动放大电路31B’、31B”动作时，随着升压电压VPP的波动而引起的特性变化。
在本实施形态中，利用MOS晶体管TP20、TN20消除反馈延迟，可防止输出电压VOUT振荡。由此，在设定输出电压VOUT时，不必设置不灵敏区，在差动放大电路31B’、31B”的正输入端施加相同电压VB，即可得到预定的输出电压VOUT。
通过设置下拉用MOS晶体管TN6，不需要总处于导通状态的泄流用MOS晶体管(相当于图20的TN5)。
图22表示在备有图18至图21所示的开关电路的中间电压发生电路中，进行开关电路切换从而取得各种电压时输出电压的模拟结果。
该模拟中，使字线电压Vg以下述顺序变化7.5V(编程·验证(P·V))→10V(编程(prog))→7.5V(P·V)→5V(禁止(Inhi.))→3.5V(擦除·验证(E·V))5V(Inhi.)→10V(prog.)→7.5V(P·V)。
从该模拟结果可见，根据图11、14～16、18，19所示的本申请的第2发明，可抑制输出电压VOUT变化时的该电压的振荡，可快速且稳定地输出预定电压。
如上所述，根据本发明的非易失性半导体存贮器，可取得下述效果。
在本申请的第1发明中，除备有向输出节点充电的上拉用P沟道MOS晶体管外，还备有使输出节点放电的下拉用N沟道MOS晶体管。
下拉用N沟道MOS晶体管使输出节点的电压(升压电压VPP)急速下降，同时在输出节点电压小于预定值时及其以后，该晶体管控制成维持截止状态直到输出节点电压稳定至预定值。
因而，能使输出节点电压从升压电压VPP到稳定至预定输出电压VOUT止的时间非常短。
又，通过设置下拉用N沟道MOS晶体管，使确定差动放大电路正输入电压的电阻阻值变大，能减少经该电阻流至接地点的电流，因而可减少输出电压VOUT稳定时的消耗电力。
下拉用N沟道MOS晶体管，若输出电压VOUT降低至预定电压，则停止降低输出节点电压的动作。由此，因为仅以上拉用P沟道MOS晶体管控制输出节点电压，能有效防止输出电压VOUT的振荡。
这样，根据本申请的第1发明，能同时满足低消耗电力及高速化两方面的要求。
在本申请的第2发明中，在VPP侧电源端子与上拉用P沟道MOS晶体管的栅极间，连接栅极和漏极互连的小规模MOS晶体管。
因而，能缩短上拉用P沟道MOS晶体管栅极电容引起的延迟，提高差动放大电路反馈速度。由此，输出电压切换时，能抑制输出电压振荡，可快速且稳定地输出预定电压。
又，在备有下拉用N沟道MOS晶体管时，若在VSS侧电源端和下拉用N沟道MOS晶体管栅极间连接栅极和漏极互连的小规模MOS晶体，则可缩短下拉用N沟道MOS晶体管栅极电容产生的延迟，抑制输出电压振荡。
使差动放大电路的输出电压电平顺次偏移并提供给上拉用MOS晶体管，由此，可用外部电源VDD使差动放大电路动作。
通过用开关电路切换确定差动放大电路反馈电压的电阻分压比，可得到各种值的中间电压(输出电压)。
权利要求
1.一种中间电压发生电路，其特征在于包括以规定比值对输出节点的输出电压分压的第一分压手段；输入基准电压与所述第一分压手段所分得电压的第一差动放大电路；以规定比值对所述输出节点的输出电压分压的第二分压手段；输入所述基准电压与所述第二分压手段所分得电压的第二差动放大电路；加有第一电压的第一端子；源极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述第一差动放大电路输出电压的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接，栅极加有所述第二差动放大电路输出电压的第二MOS晶体管。
2.如权利要求1所述的中间电压发生电路，其特征在于还包括输入所述第二差动放大电路输出电压，使所述第二分压手段的分压比值变化，以便所述第二MOS晶体管处于截止状态后所述第二MOS晶体管不再处于导通状态的手段。
3.如权利要求1所述的中间电压发生电路，其特征在于还包括待机时，使所述第一MOS晶体管处于导通状态，所述第二MOS晶体管处于截止状态，并且使所述第一分压手段和所述第二分压手段处于非动作状态，将所述输出节点设定为所述第一电压，发生中间电压时，使所述第一分压手段和所述第二分压手段处于动作状态，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
4.如权利要求1所述的中间电压发生电路，其特征在于还包括连接在所述输出节点与所述第二端子之间，待机时不动作，发生中间电压时起到恒流源作用的手段。
5.如权利要求1所述的中间电压发生电路，其特征在于，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二MOS晶体管为N沟道MOS晶体管时，所述第一差动放大电路具有P沟道MOS晶体管构成的电流镜电路，所述第二差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
6.一种中间电压发生电路，其特征在于包括以规定比值将输出节点的输出电压分压为多个的分压手段；输入基准电压与所述分压手段所分得一个电压的第一差动放大电路；输入所述基准电压与所述分压手段所分得另一电压的第二差动放大电路；加有第一电压的第一端子；源极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述第一差动放大电路输出电压的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接，栅极加有所述第二差动放大电路输出电压的第二MOS晶体管。
7.如权利要求6所述的中间电压发生电路，其特征在于还包括待机时，将所述第一MOS晶体管和所述第二MOS晶体管一起设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
8.如权利要求6所述的中间电压发生电路，其特征在于，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二MOS晶体管为N沟道MOS晶体管时，所述第一差动放大电路具有P沟道MOS晶体管构成的电流镜电路，所述第二差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
9.如权利要求6所述的中间电压发生电路，其特征在于还包括所述输出节点与所述第二端子之间连接的电容器。
10.一种中间电压发生电路，其特征在于包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的差动放大电路；加有第一电压的第一端子；加有第二电压的第二端子；源极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述差动放大电路输出电压的第一MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管的栅极连接的第二MOS晶体管。
11.如权利要求10所述的中间电压发生电路，其特征在于还包括待机时将所述第一MOS晶体管设定为截止状态，并将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作的手段。
12.如权利要求10所述的中间电压发生电路，其特征在于，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接收地电压，所述第一MOS晶体管为P沟道MOS晶体管时，所述差动放大电路具有P沟道MOS晶体管构成的电流镜电路。
13.如权利要求10所述的中间电压发生电路，其特征在于还包括连接在所述输出节点与所述第二端子之间，起到恒流源作用的手段。
14.如权利要求10所述的中间电压发生电路，其特征在于还包括所述输出节点与所述第二端子之间连接的电容器。
15.一种中间电压发生电路，其特征在于包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的第一和第二差动放大电路；加有第一电压的第一端子；漏极与所述第一端子连接，漏极与所述输出节点连接，栅极加有所述第一差动放大电路输出电压的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接，栅极加有所述第二差动放大电路输出电压的第二MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管栅极连接的第三MOS晶体管；规模比所述第二MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第二MOS晶体管栅极连接的第四MOS晶体管。
16.如权利要求15所述的中间电压发生电路，其特征在于还包括待机时，将所述第一MOS晶体管和所述第二MOS晶体管一起设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路的输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
17.如权利要求15所述的中间电压发生电路，其特征在于，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二MOS晶体管为N沟道MOS晶体管时，所述第一差动放大电路具有P沟道MOS晶体管构成的电流镜电路，所述第二差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
18.如权利要求15所述的中间电压发生电路，其特征在于还包括所述输出节点与所述第二端子之间连接的电容器。
19.一种中间电压发生电路，其特征在于包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的差动放大电路；加有第一电压的第一端子；加有第二电压的第二端子；源极与所述第一端子连接，漏极与所述输出节点连接的第一MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管栅极连接的第二MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，漏极与所述第一MOS晶体管栅极连接，栅极加有所述差动放大电路输出电压的第三MOS晶体管。
20.如权利要求19所述的中间电压发生电路，其特征在于还包括规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第三MOS晶体管栅极连接的第四MOS晶体管。
21.如权利要求19所述的中间电压发生电路，其特征在于还包括待机时，将所述第一MOS晶体管设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路输出电压使所述第一MOS晶体管动作的手段。
22.如权利要求19所述的中间电压发生电路，其特征在于，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第三MOS晶体管为N沟MOS晶体管时，所述差动放大电路具有N沟道MOS晶体管构成的电流镜电路。
23.如权利要求22所述的中间电压发生电路，其特征在于，所述差动放大电路由外部电源电压驱动。
24.如权利要求19所述的中间电压发生电路，其特征在于还包括连接在所述输出节点与所述第二端子之间，起到恒流源作用的手段。
25.如权利要求19所述的中间电压发生电路，其特征在于还包括所述输出节点与所述第二端子之间连接的电容器。
26.一种中间电压发生电路，其特征在于包括以规定比值对输出节点的输出电压分压的分压手段；输入基准电压与所述分压手段所分得电压的第一和第二差动放大电路；加有第一电压的第一端子；源极与所述第一端子连接，漏极与所述输出节点连接的第一MOS晶体管；加有第二电压的第二端子；源极与所述第二端子连接，漏极与所述输出节点连接的第二MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第一端子连接，栅极和漏极与所述第一MOS晶体管栅极连接的第三MOS晶体管；规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，漏极与所述第一MOS晶体管栅极连接，栅极加有所述第一差动放大电路输出电压的第四MOS晶体管；规模比所述第二MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第二MOS晶体管栅极连接的第五MOS晶体管。
27.如权利要求26所述的中间电压发生电路，其特征在于还包括规模比所述第一MOS晶体管规模小，源极与所述第二端子连接，栅极和漏极与所述第四MOS晶体管栅极连接的第六MOS晶体管。
28.如权利要求26所述的中间电压发生电路，其特征在于还包括待机时，将所述第一MOS晶体管和所述第二MOS晶体管一起设定为截止状态，并且将所述输出节点设定为所述第二电压，发生中间电压时，根据所述第一差动放大电路的输出电压使所述第一MOS晶体管动作，根据所述第二差动放大电路输出电压使所述第二MOS晶体管动作的手段。
29.如权利要求26所述的中间电压发生电路，其特征在于，在所述第一电压为将外部电源电压升压后的升压电压，所述第二电压为接地电压，所述第一MOS晶体管为P沟道MOS晶体管，所述第二和第四MOS晶体管为N沟道MOS晶体管时，所述第一和第二差动放大电路均具有N沟道MOS晶体管构成的电流镜电路。
30.如权利要求29所述的中间电压发生电路，其特征在于，所述第一和第二差动放大电路均由外部电源电压驱动。
31.如权利要求26所述的中间电压发生电路，其特征在于包括所述节点与所述第二端子之间连接的电容器。
32.如权利要求10所述的中间电压发生电路，其特征在于还包括根据控制信号切换开关，使所述分压手段的分压比值变化，并由所述输出节点输出满足所述分压手段分压比值的输出电压用的开关手段。
33.如权利要求15所述的中间电压发生电路，其特征在于还包括根据控制信号切换开关，使所述分压手段的分压比值变化，并由所述输出节点输出满足所述分压手段分压比值的输出电压用的开关手段。
34.如权利要求19所述的中间电压发生电路，其特征在于还包括根据控制信号切换开关，使所述分压手段的分压比值变化，并由所述输出节点输出满足所述分压手段分压比值的输出电压用的开关手段。
35.如权利要求26所述的中间电压发生电路，其特征在于还包括根据控制信号切换开关，使所述分压手段的分压比值变化，并由所述输出节点输出满足所述分压手段分压比值的输出电压用的开关手段。
36.如权利要求32所述的中间电压发生电路，其特征在于，所述开关手段包括如下构成部分形成在设定为与所述输出节点电压相同电压的半导体衬底中，源极与所述输出节点连接，栅极输入所述控制信号的多个开关用MOS晶体管；各个开关用MOS晶体管漏极间分别连接有一个的多个电阻；所述多个电阻当中位于其端部的一个电阻与所述分压手段连接。
37.如权利要求33所述的中间电压发生电路，其特征在于，所述开关手段包括如下构成部分形成在设定为与所述输出节点电压相同电压的半导体衬底中，源极与所述输出节点连接，栅极输入所述控制信号的多个开关用MOS晶体管；各个开关用MOS晶体管漏极间分别连接有一个的多个电阻；所述多个电阻当中位于其端部的一个电阻与所述分压手段连接。
38.如权利要求34所述的中间电压发生电路，其特征在于，所述开关手段包括如下构成部分形成在设定为与所述输出节点电压相同电压的半导体衬底中，源极与所述输出节点连接，栅极输入所述控制信号的多个开关用MOS晶体管；各个开关用MOS晶体管漏极间分别连接有一个的多个电阻；所述多个电阻当中位于其端部的一个电阻与所述分压手段连接。
39.如权利要求35所述的中间电压发生电路，其特征在于，所述开关手段包括如下构成部分形成在设定为与所述输出节点电压相同电压的半导体衬底中，源极与所述输出节点连接，栅极输入所述控制信号的多个开关用MOS晶体管；各个开关用MOS晶体管漏极间分别连接有一个的多个电阻；所述多个电阻当中位于其端部的一个电阻与所述分压手段连接。
40.一种非易失半导体存储器，其特征在于，至少包括一个如权利要求1所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。
41.一种非易失半导体存储器，其特征在于，至少包括一个如权利要求6所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。
42.一种非易失半导体存储器，其特征在于，至少包括一个如权利要求10所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。
43.一种非易失半导体存储器，其特征在于，至少包括一个如权利要求15所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。
44.一种非易失半导体存储器，其特征在于，至少包括一个如权利要求19所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。
45.一种非易失半导体存储器，其特征在于，至少包括一个如权利要求26所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，向存储阵列的存储单元提供由所述中间电压发生电路产生的中间电压，以执行各个模式。
46.一种非易失半导体存储器，其特征在于，包括如一个如权利要求32所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，仅由所述中间电压发生电路产生提供给存储阵列存储单元栅极、源极或漏极的电压，以执行各个模式。
47.一种非易失半导体存储器，其特征在于，包括如一个如权利要求33所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，仅由所述中间电压发生电路产生提供给存储阵列存储单元栅极、源极或漏极的电压，以执行各个模式。
48.一种非易失半导体存储器，其特征在于，包括如一个如权利要求34所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，仅由所述中间电压发生电路产生提供给存储阵列存储单元栅极、源极或漏极的电压，以执行各个模式。
49.一种非易失半导体存储器，其特征在于，包括如一个如权利要求35所述的中间电压发生电路，读出、编程、擦除、验证等各模式中，仅由所述中间电压发生电路产生提供给存储阵列存储单元栅极、源极或漏极的电压，以执行各个模式。
全文摘要
本发明揭示的中间电压发生电路在输出节点(C)和VPP电源端子之间连接上拉用P沟道MOS晶体管(TP1),在输出节点(C)和VSS电源端子间连接下拉用N沟道MOS晶体管(TN6)。输出节点先充电至VPP,若控制信号(SAEN)为L电平,则该节点的电荷经电阻(R1～R5)放电,这时差动放大电路(31A,31B)的输出为H电平,TN6导通,输出节点的电压急速下降。若该电压小于预定值,其后TN6始终截止,TP1导通,输出预定的电压(UOOT)。能高速且低功耗地产生稳定的中间电压。
文档编号G11C16/06GK1171632SQ9711384
公开日1998年1月28日 申请日期1997年6月24日 优先权日1996年6月24日
发明者番场博则, 宫叶武史 申请人:东芝株式会社