阵列的电路符号不意图。
[0029]图7为根据本发明的另一实施例的穿隧式磁阻的感测装置的概要示意图。
[0030]其中，附图标记说明如下:
[0031]100磁性随机存取存储器单元
[0032]110穿隧式磁阻元件
[0033]111铁磁性固定层
[0034]112绝缘阻挡层
[0035]113铁磁性自由层
[0036]120致能开关
[0037]200转移特性
[0038]300穿隧式磁阻的感测装置
[0039]310磁性随机存取存储器阵列
[0040]311校正单元
[0041]312、313、314 数据单元
[0042]320参考单元
[0043]321致能开关
[0044]322穿隧式磁阻元件
[0045]330感测放大器闩锁电路
[0046]341第一控制开关
[0047]342第二控制开关
[0048]410 电位
[0049]420 电位
[0050]500感测放大器闩锁电路
[0051]501、502、511、512、521、522 晶体管(NMOS)
[0052]503、504、513、514、515、516、晶体管(PMOS)
[0053]523、524
[0054]510感测放大器
[0055]520闩锁器
[0056]600补充式磁性随机存取存储器阵列
[0057]601参考单元
[0058]602校正单元
[0059]611、612、613 数据单元
[0060]700穿隧式磁阻的感测装置
[0061]710第一补充式磁性随机存取存储器阵列
[0062]720第二补充式磁性随机存取存储器阵列
[0063]730感测放大器闩锁电路
[0064]741第一控制开关
[0065]742第二控制开关
[0066]BL位元线
[0067]BLl第一位元线
[0068]BL2第二位元线
[0069]BLREF参考位元线
[0070]CAL校正信号
[0071]CALl第一校正信号
[0072]CAL2第二校正信号
[0073]II，12感测电流
[0074]13第一镜射电流
[0075]14第二镜射电流
[0076]RC控制信号
[0077]RCl第一控制信号
[0078]RC2第二控制信号
[0079]RE第一致能信号
[0080]REB第二致能信号
[0081]RO逻辑信号
[0082]ROB逻辑信号
[0083]SL源极线
[0084]SLl第一源极线
[0085]SL2第二源极线
[0086]SLREF参考源极线
[0087]TMR穿隧式磁阻元件
[0088]VDD供应电源
[0089]WL [O], WL [I], WL [2] 字元线信号
[0090]WLl [O]、WLl [I]、WLl [2]第一字元线信号
[0091]WL2[0]、WL2[1]、WL2[2]第二字元线信号
【具体实施方式】
[0092]本发明涉及一种穿隧式磁阻，特别是用以感测穿隧式磁阻的技术。举例来说，在本发明的一些实施例中，自旋力矩转移-磁阻式磁性随机存取存储器(Spin Torque TransferMagneto-Resistive Magnetic Random-Access Memory, STT-MRAM)具有更好读取功能。
[0093]于此，说明书已揭示多个实施例，但应可了解的是本发明可以多种方法实现，并不限定以下述的特定范例或实现此些范例的任意特征的特定方法。在其他实例中，并未显示或描述出为公众所知悉的细节，以避免混淆本发明的方向。
[0094]图3为根据本发明一实施例的穿隧式磁阻的感测装置的概要示意图。请参阅图3，穿隧式磁阻的感测装置300包含磁性随机存取存储器(Magnetic Random Access Memory,MRAM)阵列310、参考单元320与感测放大器円锁(sensing-amplifier/latch, SAL)电路330。其中，磁性随机存取存储器阵列310包括校正单元311以及多个数据单元312、313、314。于此，校正单元311是用以校正，而数据单元312、313、314是用以储存使用者数据。
[0095]校正单元311以及多个数据单元312、313、314中的每一者均为一MRAM单元，并且各MRAM单元包括彼此互相串联的穿隧式磁阻元件TMR与致能开关。其中，各致能开关能以NMOS (N-channel Metal Oxide Semiconductor, N通道金属氧化物半导体)晶体管实现，并且分别是由一逻辑信号所控制。
[0096]于此，校正单元311与各数据单元312、313、314彼此并联配置。校正单元311与各数据单元312、313、314中的每一单元的穿隧式磁阻元件TMR的一端连接至位元线BL,而穿隧式磁阻元件TMR的另一端则连接至各自的致能开关的第一端。校正单元311与各数据单元312、313、314中的每一单元的致能开关的第二端连接至源极线SL。校正单元311的致能开关的控制端连接至校正线，并且接收校正信号CAL。而各数据单元312、313、314的致能开关的控制端则耦接字元线(WL)，并且分别接收相对应的字元线信号WL[0]、WL[1]、WL [2]。
[0097]因此，存取校正单元311可通过校正信号CAL来控制，而存取各数据单元312、313、314则可通过相对应的字元线信号WL[0]、WL[1]、WL[2]来控制。
[0098]于此，除非有指令欲存取(无论为读取操作或写入操作)磁性随机存取存储器阵列310，否则校正信号CAL的电位与字元线信号WL[0]、WL[1]、WL[2]的电位皆被预设为低电平(即，二进制“O”)。
[0099]此外，在同一时间点，校正单元311与数据单元312、313、314只有其中之一单元可被存取，即，校正信号CAL与字元线信号WL[O]、WL[I]、WL[2]在同一时间点只有其中之的一信号的电位可被设为高电平(即，二进制“I”)。例如，当校正单元311被存取时，校正信号CAL的电位会被设为高电平，而其它所有字元线信号WL[0]、WL[1]、WL[2]的电位则必需被设为低电平。
[0100]参考单元320亦为一 MRAM单元,并且此MRAM单元亦包括彼此互相串联的穿隧式磁阻元件322与致能开关321。其中，致能开关321能以NMOS(N-channel Metal OxideSemiconductor, N通道金属氧化物半导体)晶体管实现，并且是由一模拟信号所控制。
[0101]穿隧式磁阻元件322的一端连接至参考位元线BLkef，且穿隧式磁阻元件322的另一端则连接至致能开关321的第一端。致能开关321的第二端连接至参考源极线SLkef，而致能开关321的控制端接收控制信号RC。
[0102]由于校正单元311、各数据单元312、313、314与参考单元320皆为MRAM单元，因此校正单元311、各数据单元312、313、314与参考单元320为大致上相同的电路。此外，校正单元311、各数据单元312、313、314与参考单元320的电路架构亦可大致上相同于图1的MRAM 单元 100。
[0103]穿隧式磁阻的感测装置300还包含二控制开关(以下分别称之为第一控制开关341与第二控制开关342)。于此，第一控制开关341与第二控制开关342能以NMOS晶体管实现。
[0104]第一控制开关341的第一端连接至源极线SL。第二控制开关342的第一端连接至参考源极线SLkef。第一控制开关341的第二端与第二控制开关342的第二端连接至地。而第一控制开关341的控制端与第二控制开关342的控制端连接至前级电路(图未示)，并接收第一致能信号RE。因此，此二控制开关皆是由第一致能信号RE所控制。
[0105]于读取操作期间，第一致能信号RE的电位被设为高电平，使得第一致能开关341与第二致能开关342导通，故源极线SL与参考源极线SLkef的电位分别经由第一致能开关341与第二致能开关342被下拉至地。而校正信号CAL的电位或字元线信号WL[0]、WL[1]、WL[2]中的一的电位会被设为高电平，端视欲读取磁性随机存取存储器阵列310中的哪一个单元。
[0106]感测放大器闩锁电路330的二输入端分别电性连接至位元线BL与参考位元线BLkef，以比较在位元线BL所看到(感测到)的阻抗与在参考位元线BLkef所看到(感测到)的阻抗，并依据比较的结果输出逻辑信号R0。
[0107]于读取操作期间，感测放大器闩锁电路330根据从位元线BL看进去的阻抗而在位元线BL建立一电位，且感测放大器闩锁电路330根据从参考位元线BLkef看进去的阻抗而在参考位元线BLkef建立一电位。感测放大器闩锁电路330比较位元线BL和参考位元线BLkef两端的电位并输出逻辑信号R0。
[0108]当位元线BL的电位高于参考位元线BLkef的电位时